VHDL洗衣机控制器1.doc

数字电路与逻辑设计综合实验 实验报告 实验名称：洗衣机控制器 班级：****** 班内序号：**** 姓名：******* 学号：******** 数电设计综合实验—洗衣机控制器 设计课题的任务要求 设计制作一个全自动洗衣机的控制器： 洗衣机的工作步骤为洗衣、漂洗和脱水三个过程，工作时间分别为：洗衣20秒，漂洗30 秒，脱水15 秒； 用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、漂洗和脱水；E、洗涤、漂洗和脱水全过程； 用显示器件显示洗衣机的工作状态（洗衣、漂洗和脱水），并倒计时显示每个状态的工作时间，全部过程结束后，应提示使用者； 用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前保留的状态； 选做：三个过程的时间有多个选项供使用者选择。 选做：可以预约洗衣时间。 选做：自拟其它功能。 系统设计（包括设计思路、总体框图、分块设计） 设计思路 首先从题目进行分析，采用自顶向下，从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本控制器基本功能描述洗衣机控制器可工作于种模式下:单洗涤、单漂洗、单脱水、漂洗十脱水、洗涤十漂洗+脱水可以使洗衣机控制器工作在任意VHDL语言进行编程。 3）适时对程序进行修改。 4）编译成功后，进行仿真，观察波形图。 5）将程序下载到实验板上，调试各功能。 6）通过计算机仿真和下载调试，发现问题，返回原程序进行修改。 7）进行总体的调试。 总体框图 设计框图：(以下为洗衣机系统的RTL图) Page1: Page2: Page3: Page4: Page5: 洗衣机系统结构框图： 洗衣机控制器逻辑方框划分图： MDS图： 分块设计 控制器模块： 此模块是本程序的核心部分，通过component和port map协调底层模块之间信号传递。在执行过程中，控制模块根据当前的model_tmp选择执行相应的模式，实现倒计时并实现数字钟模式之外的模式的时间调整(up、down)，并控制蜂鸣器的标志信号，产生一个持续5秒的报警声提示使用者，而不会一直响下去。 分频器模块： 分频模块把晶振来的频率分为500HZ、100HZ、1HZ传给控制器。1HZ用于倒计时，500HZ作为数码管的扫描信号，使各个数码管依次点亮，100HZ作为防抖动模块的输入信号。 模式切换模块： 通过一个计数器计数model按下的次数，确认当前的模式，显示在对应的LED灯上，并将当前的模式和当前模式下用到几个数码管（设两位为一个）传给控制器。 数字钟模块： 这是一个相对比较独立的模块，是洗衣机的扩展功能，在没有洗衣服的时候显示时间，可以从数字钟模式切换到洗衣服的模式，并且洗完衣服后还可以切换回到数字钟模式。 数字钟模块下的确认模块： 在数字钟调好时间后，按下确认键数字钟开始走，再次按下可以 重新调时。 洗衣、漂洗、脱水下的开始暂停模块： 在除了数字钟之外的模式的时候，可以在任何时候按下开始/暂停键 则洗衣机保存当前状态，停止倒计时，再次按下则洗衣机重新开始工作。 数码管显示模块： 将控制器送来的各个数码管对应的数值显示，既用于数字钟模式 下的，也用于洗衣机的各种模式下的。 防抖动模块： 当需要用到按键时候，需要将按键进行消抖，将消抖之后的信号作 为实际使用的信号。 蜂鸣器模块： 在单洗衣、单漂洗、单脱水等模式下，洗衣机结束洗衣服的时候，蜂鸣器响5s提示使用者。 仿真波形及波形分析 数字钟模块仿真波形 (1)sure_tmp是’1’时候，数字钟波形 h_1、h_2、m_1、m_2、s_1、s_2分别是数字钟时的高位、时的低位、分的高位、分的低位、秒的低位、秒的低位，clk_1是1HZ时钟信号。由波形分析可知，当sure_tmp是1时，在clk_1时钟上升沿到来时，秒的低位加1，加到9时进位，分、时情况类推。 (2) sure_tmp是’0’时候，数字钟调时波形 choose_tmp是选择当前要操作调时的是时、分还是秒，up、down是实现数值加减，高电平有效。由波形分析可得，在时钟clk_1的上升沿到来时，若up(down)是高电平，则实现加1(减1)，到9进位，对于choose_tmp是1、2，down是高电平时候情况类似。 数码管显示模块仿真波形 (1)数码管选通信号波形： clk_500为500HZ信号，cat为数码显示管的选通信号。在实验中，使用了6个数码显示管。由上面的波形分析，在某个时刻只有一个数码管被点亮，循环点亮各个数码管，当频率足够高时候，看上去就犹如一起点亮。 (2)数码管对应0~9各码段波形 为方便