并行加法器实验报告.docVIP

《计算机组成原理》 课程设计实验报告 实验题目 实验二 并行加法器设计实验 指导教师 职 称 学生姓名 学 号 日 期 1 任务描述 掌握运算器的原理及其设计方法的基础上，利用TD-CMA 计算机组成原理教学实验系统的CPLD单元或FPGA单元，使用Quartus II 软件,使用Verilog或VHDL语言设计方式实现一8位并行进位并行加法器,并进行验证。 2 实验设备 该实验所使用的是TD-CMA实验箱及PC机一台。 3 设计原理和方法 3.1 工作原理 加法器是执行二进制加法运算的逻辑部件，也是CPU 运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分为半加器和全加器（FA），不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器为半加器，而全加器是在半加器的基础上又考虑了低位过来的进位信号。 3.2 设计方法 对加法器进位的逻辑表达式做推导： C0 = 0 Ci+1 = AiBi + AiCi + BiCi 设gi = AiBi；pi = Ai + Bi，则有Ci+1 = gi + piCi 由于gi、pi 只和Ai、Bi 有关，这样Ci+1 就只和Ai、Ai-1、…、A0，Bi、Bi-1、…B0 及C0有关。所以各位的进位Ci、Ci-1、…、C1 就可以并行地产生。 转化为VHDL语言即为： sum(n)=ain(n) xor bin(n) xor h(n); h(n+1):=(ain(n) and bin(n)) or (h(n) and ain(n)) or (h(n) and bin(n)); 3.3设计思想 本算法的核心思想是把8 位加法器分成两个4 位加法器，先求出低4 位加法器的各个进位，特别是向高4 位加法器的进位C4。然后，高4 位加法器把C4 作为初始进位，使用低4 位加法器相同的方法来完成计算。每一个4 位加法器在计算时，又分成了两个2 位的加法器。 4 设计过程 （1）根据上述加法器的逻辑原理使用 Quartus II 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图，框外文字表示I/O 号，框内文字表示该引脚的含义。 3-4-1 （2）关闭实验系统电源，按图连接实验电路。 (3) 打开实验系统电源，将生成的POF 文件下载到EPM1270 中去。 (4) 以CON 单元中的SD17…SD10 八个二进制开关为被加数A，SD07…SD00 八个二进制 开关为加数B，K7 用来模拟来自低位的进位信号，相加的结果在CPLD 单元的L7…L0 八个LED灯显示，相加后向高位的进位用CPLD 单元的L8 灯显示。给A 和B 置不同的数，观察相加的结果。 5 实验过程 5.1加载程序 5-1-1 5-1-2 5-1-3 5-1-4 5-1-5 5-1-6 5-1-7 5.2绑定引脚 5-2-1 5.3仿真时序图 5-3-1 5-3-2 5-3-3 5-3-4 5-3-5 5-3-6 5-3-7 5-3-8 实验分析 利用Quartus II 软件将程序加载到TD-CMA 计算机组成原理教学实验系统的CPLD单元上，使其实现八位并行加法器的功能。 7 错误分析 ①原因：刚开始加载程序时程序出错。 纠正：需要将C盘Quartus 2中liscense的编码替换成Quartus II 软件中的 编码即可。 ②原因：绑定cin，cout函数时数据录入错误，选定变量与芯片引脚名不对应； 纠正：重新选定数据变量，与试验绑定变量一一对应。 ③原因：连接试验箱时，只将数据绑定设定，没有将cin绑定，导致操作之后实 验箱没有任何输出结果。 纠正：在其他同学的共帮组下，找到了错误，成功连接电路。 8 实验结果 通过PC机与实验箱相连，使得程序下载到实验箱的芯片上，实现8位并行加法器的功能。通过输入几组测试数据得到正确的结果。 9 设计小结 在这次课程设计中，我遇到了许多问题，也学会了不少新的东西，并对所用器件有了初步的了解与掌握。 首先，学习Quartus II 软件花费了很多时间，以前没有接触过这个软件，我和小组同学是通过观看老师提供的Quartus II 使用方法及VHDL语言学习课件进行学习的，基本掌握了其在实验中的使用方法，而VHDL语言实质是对组成原理相关内容的转化。准备了这两项工作之后，才能顺利完成实验。其次，我深刻感受到了学习这门实验课的不易，仅仅靠理论的知识根本无法完成实验，实验对器材的使用要求非常严格，只要出现一处错误，实验就无法顺利运行，在绑定变量一一录入数