锁相环时域抖动的分析与仿真.pdfVIP

维普资讯 第 4O卷 第 2期 南 开 大 学 学 报 (自然科学版) Vo1．40 № 2 2007年 4月 ActaScientiarumNaturaliumUniversitatisNankaiensis Apr．2007 文章编号 ：0465—7942(2007)O2—0105-04 锁相环时域抖动的分析与仿真 田文博 ，张晰泊，王 彬 ，高清运 (I．南开大学 微电子科学系，天津 300071； 2．天津中晶微 电子有限公司，天津 300192) 摘要 ：分析造成锁相环时域抖动的原因的基础上，提出了一种时域抖动的仿真方法，用于确定锁相环的输 出短期抖动和经过分频器后的长期抖动． 关键词：锁相环；时域抖动；仿真 中图分类号：TN43 文献标识码 ：A 0 引 言 锁相环(PhaseLockedLoop，PLL)被广泛应用于射频和混合信号电路 中、高频时钟发生和通信系统 中的时钟恢复．时域抖动是 以上应用中锁相环的一个非常重要的性能参数，时域抖动过大会限制时钟的频 率，造成通信系统的数据传输错误．分析造成时域抖动的原因的基础上，提出一种时域抖动的仿真方法，用 于确定锁相环的输 出短期抖动和经过分频器后的长期抖动．对于正确评估锁相环的抖动性能是非常关键 的，可 以事先发现问题，避免在应用于系统或流片以后才发现不满足要求，节约生产成本缩短设计周期． 1 基本原理 1．1 抖动意义 抖动(Jitter)反映了时钟信号的周期 (跳变沿、过零)的不确定性．抖动的分类与定义 比较复杂，这里使 用 以下的定义方法n]．图1是各种抖动的图示及其表达式． 1．跟踪抖动(edge—to—edgeJitter)：该抖动的定义为触发时钟和响应时钟之间延迟的变化．测量跟踪 抖动时，必须有一个干净的无抖动的输入时钟． 2．周期抖动(CycleJitter或PeriodJitter) 1．短期抖动．当图1表达式中k一 1的时候， 被定义为短期抖动．而因为 t… 一 ＼一 反映了时钟 的一个周期，也被简称作周期抖动． ． 2．长期抖动．当k趋于无穷大的时候， 被称为长期抖动． 3．周期一周期抖动(Cycle—to—cycleJitter)：该抖动表示两个连续周期的变化，它反映了周期的短期 变化． 抖动的单位可以是相对量( )，也可 以是绝对量(s)．为了方便，采用绝对量单位． 1．2 抖动分析 一 般来说，抖动的产生原因可以分为以下两类 ： 1．随机抖动(RandomJitter)产生原因 产生随机抖动的原因主要是电路 中器件的噪声．抖动成正态分布，理论上的峰峰值为无穷大口]． 2．决定性抖动 (DeterministicJitter)产生原因 收稿 日期 ：2006一10—21 作者简介 ：田文博 (1981一)，男，天津人，硕十研究生 维普资讯 ·106 · 南 开 大 学 学 报 (自然科学版) 第 4O卷 产生这种抖动 的原 因比较多，包括输入信号、电源、电路 的失配等多方面的原因．其特点是，抖动的峰峰值为一个有限 的数值． 1．内在决定性抖动 ：电路 内部的原因造成 的决定性抖 动． 2．外部决定性抖动 ：电路外部 (包括输入信号、电源等) 引入的决定性抖动． 在下面的系统仿真中考虑了三种噪声源 ： 1．随机抖动 ：VCO 电路 中的器件噪声 (只考虑热噪声 ， 忽略 1／f噪声．这是 由于模型的限制 ，另外当环路带宽大于 VCO的拐点频率时，1／厂噪声的影响可以大大减小 ． 2．内在决定性抖动 ：电荷泵 电路 中的电流失配 、电荷共 (c) 享 以及时钟馈通造成的VCO控制线纹波．根