ASIC第五章.pdf

Chapter 5 Verilog Synthesis 术语RTL用于表示HDL的一种 风格：采用数据流和行为结构相 结合的方式进行描述。 一、什么是逻辑综合？ 在标准单元库和特定的设计约束基础 上，把设计的高层次描述转换成优化的 门级网表的过程。 RTL → 门级描述 逻辑综合实现： 人工完成、计算机辅助完成 计算机辅助逻辑综合过程 提高了生产率，缩短了设 计周期，带来了数字设计行 业的革命。 计算机辅助逻辑综合工具的 出现使设计转化过程自动 化！ 自动逻辑综合对数字设计行业的影响： 使设计者可以把更多的时间用于高层次描述。 采用高层次设计方法，人为的错误 会更少； 模块重新设计所需的反复时间更 短； 允许进行与工艺无关的设计； 使设计重用变为可能。 二、逻辑综合流程 例如：单个的if-else语 句被转换成2-1选择器； case语句被转换成多路 选择器。 翻译过程中不考虑面 积、时序和功耗等设计 约束。 逻辑综合流程： 为了使设计结果 满足时序、面积和 删除冗余逻辑。 功耗等设计约束， 主要使用布尔逻 还要进行与工艺相 辑化简技术。 关的优化。 使用工艺库 中提供的元件 来表示设计。 逻辑综合流程： 注意： • 翻译、逻辑优化和工艺 映射在逻辑综合工具内 部完成，对设计者是不 可见的； • 在选定了工艺后，设计