FPGA的数字频率计设计.docVIP

EDA课程设计 基于FPGA的设计 系 别 计电系 专 业 应用电子技术 班 级： 06应电 组员一： 刘俊 组员二： 杨利鲜 组员三： 董明超 指导老师 8位十进制显示数字频率计(带周期测量) 功能要求： 1、 能测量1z的方波信号频率，(能测量10uS—1000mS的周期)[1MHZ/1us--1HZ/1000ms]，并以十进制的方式显示。 2、 具有工作方式转换控制键、开始键、停止键等控制键。 3、 数值显示用LED数码管动态显示。 1、 频率计的工作原理 本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计，所以计数器CNT10需用8个，7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。 如CLKK的输入频率为1HZ，则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数，低电平时停止计数，并保持所计的数。 在停止计数期间，锁存信号Load 的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号RST_CNT对计数器进行清零。为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图1示。 图1 测频控制信号发生器的工作时序图 图2 电路设计原理框图 2、 用VHDL语言设计频率计 频率计所需四种器件的VHDL文件(频率计的底层文件)及波形仿真结果 2.1 测频控制信号发生器 FTCTRL LIBRARY IEEE; --测频控制电路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; -- 1Hz CNT_EN : OUT STD_LOGIC; -- 计数器时钟使能 RST_CNT : OUT STD_LOGIC; -- 计数器清零 Load : OUT STD_LOGIC ); -- 输出锁存信号 END FTCTRL; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC; BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN -- 1Hz时钟2分频 Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT=1;-- 产生计数器清零信号 ELSE RST_CNT = 0; END IF; END PROCESS; Load = NOT Div2CLK; CNT_EN = Div2CLK; END behav; 图3 测频控制信号发生器的波形仿真图 2.2带时钟使能十进制计数器 CNT10 LIBRARY IEEE; USE IEEE.STD_LOGIC_