FPGA的数字频率计陈嘉明.docVIP

华南师范大学课程论文 题 目： 基于FPGA的数字频率计 院 （系）： 物理与电信工程学院 专 业： 电子与通信工程 学生姓名： 陈嘉明 学 号： 2012021750 指导老师： 周卫星 基于FPGA的数字频率计 摘要 介绍了一种运用FPGA开发软件QuartusⅡ 设计的数字频率计。使用Verilog HDL硬件描述语言编程，该数字频率计能够准确的测量1Hz~ 50MHz脉冲信号, 测量误差较小。 关键词: 数字频率计 FPGA Verilog HDL 引言 频率测量是电子测量领域里的一项重要内容，而高精度频率计的应用尤为广泛。目前，宽范围、高精度数字式频率计的设计方法大都采用单片机加高速、专用计数器芯片来实现。本文设计的高精度频率计除了对被测信号的整形部分、键输入和最后的数码显示部分必须用硬件实现以外，其余全部采用Verilog HDL编程设计，并下载在一片FPGA(Field Programmable Gates Array——现场可编程门阵列)芯片上，整个系统非常精简，并能够达到同样的技术指标。根据不同的需要还可以重新编程下载，进行升级。FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。具有高速、精确、可靠、抗干扰性强和现场可编程等优点。 设计原理 本文设计了一个数字频率计的模型，其接口信号如图1所示。 图1数字频率计模型方框图 数字频率计设计框图如图1 所示, 主要由分频器、测量频率控制电路、十进制计数器、寄存器、液晶驱动等六个模块组成。当系统正常工作时,系统时钟经分频得到1Hz;标准方波信号, 作为频率测量控制电路的输人信号,用1S的时间使能计数器计数,将结果保存到锁存器, 就可以保证输出显示稳定。将计数值转换为ASCII码，采用LCD1602显示待测信号的频率。 设计内容 一）源程序 1. 分频计数模块 本模块主要是把50M的信号分频为1hz和1/1.2khz。。分频计数的模块的功能结构框图如图1-1所示。 图1-1 分频模块的结构框图 在Altera公司的软件工具QuartusⅡ中编译和波形仿真后得到的波形如图1-2所示： 图1-2 待测信号输入计数的仿真波形 2. 门限控制模块 本模块根据所给定的计数基时钟，提供输出相应的计数器计数值的清除脉冲与锁存器锁存脉冲与使能信号。门限控制模块的功能结构框图如图2-1所示： 图2-1 门限控制模块的功能结构框图 3. 待测信号输入计数模块 本模块主要是将待测信号输入，然后对待测信号进行计数，门限信号使用，能对数据的采集更稳定，更准确。待测信号输入计数模块的功能结构框图如图3-1所示： 图3-1待测信号输入计数模块的功能结构框图 在Altera公司的软件工具QuartusⅡ中编译和波形仿真后得到的波形如图3-2所示： 图3-2 待测信号输入计数的仿真波形 4. 门闩门闩门闩 本模块为SOPC片上系统构建，系统时钟为100MHz。核心模块的功能结构框图如图5-1所示。 图5-1核心模块SOPC的功能结构图 该模块定义输入输出端口如图5-2所示： 图5-2 SOPC内部构建 6. 设计数字频率计电路 Verilog HDL具有行为描述和结构描述功能。行为描述是对设计电路的逻辑功能的描述，并不用关心设计电路使用哪些元件及这些元件之间的连接关系。而结构描述是对设计电路的结构进行描述，即描述设计电路使用的元件及这些元件之间的连接关系。本文用行为描述和结构描述分别实现电路系统。顶层文件如下图6-1所示，实现的功能是将检测出的频率显示出来。 图6-1 频率计顶层设计图 二）硬件实现 1. 引脚锁定 对数字频率计进行实验验证时，需要确定用开发板的哪些输入/输出端口（PI/O）来表示设计电路的输入输出。根据Cyclone II EP2C35F672C6N开发板的管脚。数字频率计与EP2C35F672C6N中的目标芯片引脚连接的全部关系见表1-1。 表1-1频率计与目标芯片引脚连接关系表（部分如下所示） 三）软件实现 系统显示部分使用niosⅡ实现，由于LCD1602显示器直接使用SOPC固件库里的lcd1602固件，所以在niosⅡ上无需像以往单片机控制LCD1602那样，得写时序。主要功能函数如下所示： /*******************定义控制函数***********************/ #define LCD_Write_CMD(data) IOW