FPGA的时钟提取电路的设计.docVIP

课 程 设 计 说 明 书 课程名称： EDA技术课程设计 题 目： 基于FPGA的时钟提取电路的设计 学 院： 后备军官学院 专 业： 信息工程 年 级： 2010级 学 生： 张成良 学 号： 362010080609128 指导教师： 卿朝进 完成日期： 2013年7月 7日 基于FPGA的时钟提取电路的设计 摘 要：在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以实现。 关键词：时钟提取，同步，FPGA Abstract：In digital communication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to monitor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increased capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by computer and use Alteras ACEX 1K series FPGA chip EP1K10TC100_3 be achieved. Keywords：Clock Extraction，Synchronization，FPGA 目 录 1 前言 1 1.1 设计背景 1 1.2 FPGA技术简介 1 1.3 Quartus简介 2 1.4 必备条件 2 2 总体方案设计 3 2.1 方案比较 3 2.1.1 方案一: 基于超前滞后型锁相环的位同步提取电路 3 2.1.2 方案二：采用跳变沿捕捉和计数器结构的位同步电路 4 2.1.3 方案三：硬件开环位同步电路 FPGA的实现 5 2.2 方案论证 5 2.3 方案选择 6 3 单元模块设计 6 3.1 各单元模块功能介绍及电路设计 6 3.1.1 跳变沿捕捉模块设计 6 3.1.2 状态寄存器模块设计 7 3.1.3 可控计数器模块设计 8 3.1.4 整体电路模块设计 10 3.1.5 供电电路 11 3.1.6 有源晶振电路 12 3.1.7 JTAG下载电路 12 3.2 FPGA器件选择 13 3.2.1 ACEX 1K器件 13 3.2.2 配置器件选择 13 4 系统调试 14 4.1 调试环境 14 4.2 硬件调试 14 4.2.1 硬件配置电路 14 4.2.2 硬件配置和调试 15 4.3 系统能实现的功能 15 5 总结与体会 17 6 谢辞（致谢） 18 参考文献 19 附录 20 前言 设计背景 现代通信系统中异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行误码率测试及各种处理过程中，也可以为系统提供一个基准的同步时钟。本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可