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数字逻辑设计及应用第7章 内容回顾锁存器和触发器 同步时序分析 同步时序设计制作：金燕华基本概念组合逻辑电路（combinational logic circuit）时序逻辑电路（sequential logic circuit）状态（state）、有限状态机反馈时序电路（feedback sequential circuit）时钟同步状态机（clocked synchronous state machine）Mealy型 和 Moore型制作：金燕华锁存器和触发器几个概念：时钟（clock）、时钟周期、时钟频率时钟信号高电平有效触发沿（clock tick）、占空比（duty cycle）双稳态元件、亚稳态特性锁存器（Latch）触发器（Flip-Flop，F/F）S-R锁存器、D锁存器主从式触发、边沿触发D触发器、T触发器、J-K触发器、S-R触发器制作：金燕华 输出 逻辑 G 状态 存储器 时钟下一 状态逻辑 F 输入 激励 当前状态输出 时钟信号激励方程驱动方程状态方程转移方程输出方程时钟同步状态机结构制作：金燕华时钟同步状态机分析由电路图确定激励方程和输出方程（组合电路）将激励方程代入触发器特征方程得下一状态Q* —— 状态方程（转移方程），时序的利用状态转移方程、输出方程构造状态/输出表画出状态图、波形图（可选）检查电路是否可以自启动描述电路功能制作：金燕华时钟同步状态机设计根据命题构造状态/输出表状态化简（状态最小化）状态编码（状态赋值）建立转移/输出表（考虑未用状态的处理）选择触发器作为状态存储器得到激励方程和输出方程画逻辑电路图制作：金燕华数字逻辑设计及应用第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性制作：金燕华8.1 时序电路文档标准一般要求：（P479）逻辑符号：边沿触发、主从输出异步预置（顶端）、异步清零（底端）状态机描述文字、状态表、状态图、状态转移列表时序图及其规范（P481）制作：金燕华CLOCK触发器输出组合电路输出触发器输入建立时间容限保持时间容限制作：金燕华74x7474x11274x3751Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4DPRD Q CLK QCLR74x109PRJ Q CLKK QCLRPRJ Q CLKK QCLR8.2 锁存器和触发器SSI锁存器和触发器P484图8-3引脚D锁存器制作：金燕华+5V开关闭合SW_LDSW开关打开闭合第1次接触理想情况触点抖动SW_LSW_LDSWDSW开关消抖制作：金燕华SW_L开关闭合SW1001SW_LSW_L01SW_L1010SWSW10S作：金燕华SW_LDSW开关闭合SW+5VS QR QQQLP486 图8-5问题： 为什么不应该同高速CMOS器件一起使用？制作：金燕华P074x138G1G2AG2BEN1Y0Y1Y2Y3Y4Y5Y6Y7EN2_LP1EN3_LABCSRC0SRC1SRC2P7总线保持电路SDATA制作：金燕华D QC QD QC QD QC QD QC QRDDOUT[3:0]DIN[3:0]WR多位锁存器和寄存器回顾：锁存器的应用—— 多位锁存器寄存器（register）共用同一时钟的多个D 触发器组合在一起通常用来存储一组相关的二进制数。制作：金燕华1D2D3D4DCLKCLR_L4位寄存器74x1756位寄存器74x174P488图8-9制作：金燕华输出使能OE8位寄存器74x374（三态输出）P489图8-10制作：金燕华74x377（时钟使能）74x374（输出使能）74x273（异步清零）CLK制作：金燕华二选一多路复用结构EN’EN74x377（时钟使能）制作：金燕华74x374输出使能8位寄存器74x373输出使能8位锁存器寄存器（register）和锁存器（latch）有什么区别？ 寄存器：边沿触发特性 锁存器：C有效期间输出跟随输入变化制作：金燕华EN’EN’S2EN’S1ENENS3ENSmEN’ENEN’ENS4EN’ENENS58.4 计数器状态图中包含有一个循环的任何时钟时序电路模（modulus）：循环中的状态个数模m计数器（又称 m分频计数器）n位二进制计数器制作：金燕华数字逻辑设计及应用第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性制作：金燕华内容回顾时序电路文档标准定时图及其规范 锁存器和触发器SSI