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PCI 接口时序测试方法
参考文献:
Intel(R)I/OControllerHub4(ICH4)ExternalDesignSpecification(EDS).(No.589)
PCISPECIFICATIONV2.2.
测试目的:
在P4D项目(Springdale-G/PE)中,主要看PCI接口的PCICLK,AD和C/BE#[3,0]等控制信号的时序质量是否满足规范要求.
测试内容和规范
特别说明:时序测试中PCI接口的参考电平的值为Vtest=-1.5v(对5V环境的PCI卡):ThefollowingisrefertoICH4.
Table19-10.PCIInterfaceTiming
Sym
Parameter
Min
Max
Units
Notes
Figure
t40
AD［31;0］
ValidDelay
2
11
ns
Min:0pF
Max:50pF
19-3
t41
AD［31:0］
SetupTimetoPCICLKRising
7
ns
19-4
t42
AD［31:0］
HoldTimefromPCICLKRising
0
ns
19-4
t43
C/BE［3:0］#,FRAME#,TRDY#,IRDY#,STOP#,PAR,PERR#,PLOCK#
DEVSEL#ValidDelayfromPCICLKRising,
2
11
ns
Min:0pFMax:50pF
19-3
t44
C/BE［3:0］#,FRAME#,TRDY#,IRDY#,STOP#,PAR,PERR#,PLOCK#
IDSEL,DEVSEL#OutputEnableDelayfromPCICLKRising,
2
ns
19-7
t45
C/BE［3:0］#,FRAME#,TRDY#,IRDY#,STOP#,PERR#,PLOCK#
DEVSEL#,GNT［A:B］#FloatDelayfromPCICLKRising,
2
28
ns
19-5
t46
C/BE［3:0］#,FRAME#,TRDY#,IRDY#,STOP#, SERR#,PERR#,
DEVSEL#,SetupTimetoPCICLKRising,
7
ns
19-4
t47
C/BE［3:0］#,FRAME#,TRDY#,IRDY#,STOP#,SERR#,PERR#
DEVSEL#,REQ［A:B］#HoldTimefromPCICLKRising,
0
ns
19-4
t48
PCIRST#LowPulseWidth
1
ms
19-6
t49
GNT［A:B］#,GNT［5:0］#ValidDelayfromPCICLKRising
2
12
ns
t50
REQ［A:B］#,REQ［5:0］#SetupTimertoPCICLKRising
12
ns
ThefollowingisrefertoPCIspec2.2.
7.6.4.2TimingParameters
signalsTable7-4:66MHzand33MHzTimingParameters
signals
Symbol
Parameter
66MHz
Min
Max
33MHz7
Min
Max
Units
Notes
Tval
CLKtoSignalValidDelay-busedsignals
2
6
2
11
ns
1,2,3,8,
Tval(ptp)
CLKtoSignalValidDelay-point
to
point
2
6
2
12
ns
1,2,3,8
Ton
FloattoActiveDelay
2
2
ns
1,8,9
Toff
ActivetoFloatDelay
14
28
ns
1,9,
Tsu
InputSetupTimetoCLK-busedsignals
3
7
ns
3,4,10
Th
signals
InputHoldTimeformCLK
0
0
ns
4
Trst
ResetActiveTimeafterpowerstable
1
1
ms
5
Trst-clk
ResetActiveTimeafterCLKstable
100
100
us
5
Trst-off
ResetActivetooutputfloatdelay
40
40
ns
5,6
Trhfa
RST#high
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