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89C51单片机DMA方式的一种高速采样电路设计 张昌民仓怀文 西安电子科技大学理学院710071 低速智能管理的速度不匹配的问题。本文介绍一种用5l单片机和并行A／DTLC5540设计的实用性强的 高速采样电路．采样使用DMA方式，硬件电路产生A／D转换需要的时钟、存贮器的地址和写信号，当 数据采样完毕时要自动停止写RAM，然后把采样结束信息传递给CPU。本电路设计的特点是：数据线 是由CPU产生的．本文对该电路工作的原理和时序作详细介绍并用实例说明。 关键字：高速采样电路设计DMA方式5l单片机 1．引言 在单片机应用系统中，有时也需要用A／D转换器把某些连续变化的模拟量转换为数字量以便计算机进行 加工和处理【lJ。高速A／D最高可达1G次／S以上，而一般的CPU总线或智能管理设备无法控制如此高的速 Il 度，比如MCS--51单片机最高时钟频率为12MHz，大部分指令周期只需1s，乘除指令也仅需4us【11并 p 行A／D(TLC5540)转换时间为0．025S，因此不能应用象在中低速A／D用的发启动转换一查转换结束～ 再读转换结果的方式。高速A／D的数字输出高于总线以及控制系统的速度，针对这一特性，解决这种问题 所使用的方法，一般采用：高速一储存一慢速读取得方案。即：对采样先使用DMA方式(直接存储器操作)， 把数据高速采样存储在RAM中，数据采样结束后，再从RAM中把数据“慢速”读出。所谓的DMA控制 方式是一种成块传送数据的方式12J。DMA方式要利用硬件电路产生A／D转换需要的时钟、存储器的地址信 号、存储器的写写信号，当数据采样完毕要自动停止写RAM以及把采样结束信息传递给CPU。采样和存储 之间由于高速，全部硬件实现。 和三态输出控制，当三态输出有效时，输出数据随CLK更新。利用计算机(单片机进行管理，当高速RAM 制洲的写功能。 2．设计思想及原理分析(时序图) 毕的自动停止和停止信号的输出、RAM数据读出的地址的产生等。 设计的难点是数据线和地址线的控制。单片机的引脚的限制，因此数据线是公用的，在采样期间数据流 是公用的，RAM数据写是DMA方式，地址是由硬件产生的，RAM读的地址是由CPU产生的。 该系统采用的芯片有A／D 放高速产生的数据，以便单片机的慢速读出。另外，系统用到的74F00，用来控制A／D数据的产生、RAM 的读写功能和计数器的工作。 620 数字输出和40MHz时钟CLK同步。 J1自1。4动信号 系统除了需要一个40MHZ的信号FOSC外，f～、T)T。T输L山．U的H4控制信号有：。TN．、，K。A、方式A／D采样的H 。hI。tQ。T．。h 5l单片机的INTO。 态控制为l而断开了A／D输出的数据线。 产生中断开始读RAM中的数据。 生一个脉冲信号，地址会自动加l。数据读出期间，控制信号ADSTAIH。 CLR的作用为把计数器的输出清0，由于采样的数据写入和读出的地址都由计数器产生，所以采样前和 读出前要用CLR把地址清0。 DO Dl D2 D3 D4 D5 D6 F_ D7