【精品】毕业设计：DSP硬件系统的基本设计中时钟电路的设计.doc

绪论 一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP硬件系统的基本设计中时钟电路的设计。 关键字 TMS320C54x 时钟产生器 软件可编程PLL 目录 绪论 I 第一章 时钟产生器 1 第二章 软件可编程PLL 2 第一节 软件配置PLL介绍 2 一 时钟模式介绍 2 二 时钟模式设置 3 第二节 程序 7 一 倍频模式向倍频模式的切换 7 二 倍频模式向分频模式的切换 8 三 分频模式向倍频模式的切换 8 四 分频模式向分频模式的切换 9 第三章 心得体会 11 第四章 参考文献 12 第一章 时钟产生器 时钟产生器是在实验中为了得到想要的时钟而设计的电路，可驱动时钟器的时钟源有两种：一个是外部时钟；另一个是带有内部振荡器电路的晶振。 （1）使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。连接方式如图1.1所示。 （2）利用DSP芯片内部的振荡器构成时钟电路，连接方式如图1.2所示。在芯片的X1和X2/CLKIN引脚之间接入一个晶体，CLKMD引脚必须设置以启动内部振荡器。 图1.1 使用外部时钟源 图1.2 使用内部振荡器 C54x器件的时钟产生器包括一个内部的振荡器和一个锁相环（PLL）电路。目前，C54x器件上有两种不同类型的PLL，一些器件有硬件配置的PLL电路；而另一些器件有软件配置的PLL电路。在本设计中，主要对软件配置PLL进行讲解和分析使用。 第二章 软件可编程PLL 第一节 软件配置PLL介绍 软件可编程PLL的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止PLL的功能和一个PLL锁存定时器，该锁存定时器可以延迟期间PLL时钟模式的切换直到所存操作完成为止。 一 时钟模式介绍 带有内部的软件可编程PLL的期间可以设置为下面两种时钟模式： PLL模式：输入时钟（CLKIN）乘以31个可能的因子中的一个因子，这些因子取值范围为0.25~15，他们可以通过PLL电路获取。 DIV（分频器）模式：输入时钟（CLKIN）处以2或4.当用DIV模式时，所有的模拟部分，包括PLL电路，都被禁止以使功耗降到最小。 二 时钟模式设置 复位操作之后，时钟操作模式立即由3个外部引脚CLKMD1，CLKMD2,CLKMD3的直来确定。3个CLKMD引脚所对应的模式如表1所示，复位之后，软件可编程PLL可以被变成设置为所需的模式。下列时钟模式引脚作何可以在复位时开放PLL：C5402中是CLKMD（3-1）=000b(110b.当这些时钟模式引脚被组合式，内部的PLL锁相定时器不再激活，因此，系统必须延迟释放复位以保证PLL锁存时间的延迟得以满足。 CLKMD1 CLKMD2 CLKMD3 CLKMD复位值 时钟模式 0 0 0 E007h PLL×15，内部振荡器使用 0 0 1 9007h PLL×10，内部振荡器使用 0 1 0 4007h PLL×5，内部振荡器使用 1 0 0 1007h PLL×2，内部振荡器使用 1 1 0 F007h PLL×1，内部振荡器使用 1 1 1 0000h 1/2(PLL禁止)，内部振荡器使用 1 0 1 F0000h 1/4(PLL禁止)，内部振荡器使用 0 1 1 - 保留，旁路模式 图表1 用程序设定的的PLL的值装载到16位的存储器映射（地址58h）时钟模式寄存器中（CLKMD）。CLKMD寄存器用来定义PLL时钟模块的配置。CLKMD寄存器的各位如图表2所示。其功能如表3所示。注意，复位时，CLKMD寄存器由一个预定义的值初始化，这个预定义的值只能由CLKMD(1-3)引脚来确定。 15-12 11 10-3 2 1 0 PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS R/W R/W R/W R/W R/W R 图表2 当处于DI