【微机接口技术讲解】微机原理和体系结构.ppt

第二章 微处理器原理与体系结构 1. 微处理器概述 1.1 CPU的基本概念 1.2 CPU主要技术参数 1.1 CPU的基本概念 微处理器MPU（Micro Processing Unit），即微型化的中央处理器。 2. IA-32微处理器 2.1 8086的编程结构 2.2 8086的工作模式和引脚 2.1 8086的编程结构 1．总线接口部件 (BIU) 2．执行部件(EU) 3．通用寄存器 4．标志寄存器 1．总线接口部件 (BIU) 总线接口部件由下列各部分组成： （1）4个段地址寄存器； CS——16位的代码段寄存器； DS——16位的数据段寄存器； ES——16位的扩展段寄存器； SS——16位的堆栈段寄存器； （2）16位的指令指针寄存器IP； （3）20位的地址加法器； （4）6字节的指令队列缓冲器。 2．执行部件(EU) 执行部件的功能就是负责从指令队列取指令并执行。从编程结构图可见，执行部件由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、DX； （2）4个专用寄存器； （3）标志寄存器FR； （4）算术逻辑单元ALU。 3．通用寄存器 表2-1 寄存器的隐含用法 4．标志寄存器 2.2 8086的工作模式和引脚 1．保护模式 ：所有的指令和结构特性都是可用的，提供最高的功能和性能。对操作系统和新的应用程序采用此模式。 8086CPU的引脚信号 8086CPU采用双列直插式的封装形式，具有40条引脚，见图2-5。它采用分时复用的地址/数据总线，所以有一部分引脚具有双重功能，即在不同时钟周期内，引脚的作用不同。 3. IA-32流水线结构 总线接口部件BIU和执行部件EU并不是同步工作的，两者的动作管理遵循如下原则： 每当8086的指令队列中有2个空字节，BIU就会自动把指令取到指令队列中。而同时EU从指令队列取出一条指令，并用几个时钟周期去分析、执行指令。当指令队列已满，而且EU对BIU又无总线访问请求时，BIU便进入空闲状态。在执行转移、调用和返回指令时，指令队列中的原有内容被自动清除。 IA-32结构提高速度的措施有哪些？ 参见书P54，共4点。 思考题 若CPU的BIU取指令的时间为1us，EU执行指令的时间为2us 。若有一段3条指令的程序，采用以上8085非流水线操所和8086流水线操作分别需要多少时间? 4. IA-32存储器组织 8086/8088主存地址的形成 先给大家学习以下计算机科学中的量词： 210=1024=1K 220=1024K=1M 230=1024M=1G 我们学习的8088/8086有20根地址线，可以将主存储器编上220个内存单元，即1M内存，即使有多于1M的内存，对于8088/8086来说，也是浪费。 现在有一个问题，20根地址线需要一次提供20个信号，但是我们的计算机是16位宽度，16位的CPU宽度如何由CPU提供20位的地址信号呢？ 其实答案很简单，一个寄存器的宽度是16位，两个寄存器不就是32位宽度了吗？ 我们没有用两位寄存器并在一起来提供32位的信号，而让一个20位的寄存器和一个16为寄存器进行加法来得到一个20位的地址信号。 4.1 8086存储器的分段结构 8086 CPU中有四个段寄存器：CS，DS，SS和ES，这四个段寄存器存放了CPU当前可以寻址的四个段的基值，也即可以从这四个段寄存器规定的逻辑段中存取指令代码和数据。一旦这四个段寄存器的内容被设定，就规定了CPU当前可寻址的段，如图2-7所示。 4.2 8086存储器的逻辑地址与物理地址 8086 CPU中的每个存储元在存储体中的位置都可以使用实际地址和逻辑地址来表示。 CPU访问存储器时，要形成20位的物理地址，即先找到某段，再找到该段内的偏移量。换句话说，CPU是以物理地址访问存储器的，如图2-8所示。 4.3 8086存储器20位物理地址的形成 在存储段划分时，段内地址是连续的，段与段之间是相互独立的。每个段的起始地址称段的基址，段基址必须是能被16整除的那些地址，即20位的段基址的低四位应当是0000。由于段起始地址的低四位为0，所以可用20位地址的高16位表示段的基址，存放在段基址寄存器中。段基址寄存器共四个：CS、DS、ES、SS。 5. 8086的总线时序 5.1 读周期的时序（图2-10） 5.2 写周期的时序（图2-11） 6.飞速发展的CPU 1． 流水线技术 6.2 奔腾4的时代 2000年下半年，Intel推出了代号W