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第8章 状态机设计 一般有限状态机设计 Moore型有限状态机设计 Mealy型有限状态机设计 状态编码 非法状态处理 1. 一般有限状态机设计 有限状态机FSM：是一种算法思想，由一组状态及其相关控制信号组成，可以按照预先设定的次序完成状态间的转换。 有限状态机FSM分类如下 从信号输出方式上分：Mealy型和Moore型状态机。 从结构上分：单进程状态机和多进程状态机。 从编码方式上分：有顺序编码状态机和一位热码编码状态机。 为什么要使用状态机 状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 状态机可以定义符号化枚举类型的状态。 状态机容易构成性能良好的同步时序逻辑模块 1. 一般有限状态机设计 状态机的VHDL表述丰富多样、程序层次分明，易读易懂。 在高速运算和控制方面，状态机有巨大的优势 高可靠性。 一般有限状态机由如下几部分构成： 说明部分：用于定义新数据类型、信号等。 主控时序进程：负责状态机运转和在时钟驱动下负责状态转换的进程。 主控组合进程：根据外部输入的控制信号及当前状态确定下一状态的取向并确定对外输出。 辅助进程：配合状态机的组合进程和时序进程工作。 1. 一般有限状态机设计 REG: PROCESS (reset,clk) --主控时序进程 BEGIN IF reset=1THEN current_state = s0;--异步复位 ELSIF clk=1AND clkEVENT THEN current_state = next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_Inputs) --主控组合 BEGIN CASE current_state IS WHEN s0 = comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state=s1; END IF; 1. 一般有限状态机设计 WHEN s1 = comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state=s2; END IF; WHEN s2 = comb_outputs = 12; IF state_inputs = “11”THEN next_state = s0; ELSE next_state = s3; END IF; WHEN s3 = comb_outputs = 14; IFstate_inputs=“11” THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END behv; 2. Moore型有限状态机设计 Moore型有限状态机：输出仅和当前的状态有关，只有时钟使状态发生变化时才导致输出的变化。因此Moore型时序电路的输出变化必须等待时钟的到来。 实例1：ADC0809采样控制 2. Moore型有限状态机设 ADC0809采样控制电路程序：由多个进程实现。 USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --来自0809转换好的8位数据 CLK : IN STD_LOGIC; --工作时钟 EOC : IN STD_LOGIC; --转换状态指示 ALE : OUT STD_LOGIC; --地址锁存信号 START : OUT STD_LOGIC; --转换开始信号 OE : OUT STD_LOGIC; --数据输出3态控制信号 ADDA : OUT STD_LOGIC; --信号通道最低位控制信号 LOCK0 : OUT