基于VHDL数字钟的设计.docVIP

安徽工业经济职业技术学院 毕业论文（设计） 题 目：基于EDA数字钟的设计 系 别： 电子信息技术系 专 业： 学 号： 学生姓名：指导教师： 　　 绪论 随着计算机在国内的逐渐普及，计算机已经深入到每一个行业，计算机与每个工作领域紧密地联系在了一起。使用计算机可以大大提高工作效率。电子技术作为信息化社会的重要基石，已经成为20世纪下半叶乃至21世纪发展最迅速、最活跃、最具有渗透力的技术。实现信息化得网络及关键部件不管是计算机还是通讯电子设备，它们的基础都是集成电路。集成电路技术发展至今，全世界数以万亿美元的设备和科研投入，已使电子技术形成非常强大的产业能力。电子技术水平发展如此迅速，在于它具有极大的市场应用需求。科学水平发展到今天，衡量许多电子产品技术含量高低在很大程度上取决于电子技术的引入水平。然而，孤立的发展电子技术是没有出路的，他必须同各种生产实践相结合，以社会需求为动力。 随着计算机新技术的发展以及电子系统设计新需求的上升，技术竞争需要的时对新器件应用的需求，集成电路专业设计人员需要的是贯穿电子设计过程中的最小花销、最强的自动化设计手段。正是在这种强烈的技术要求推动下，产生了电子设计自动化EDA（Electronic Design Automation）技术，EDA是新崛起的现代化电子设计手段。 EDA技术的关键之一是EDA工具，EDA工具是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术必威体育精装版成果而研制成的电子设计通用工具软件。 　 图1 数字钟工作原理 3 各模块设计 3.1 秒计时器（second1） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity second1 is ?Port(clk,set,reset:in std_logic; ????? S1:in std_logic_vector(7 downto 0);??????????? ――置数端（秒） ????? Sec:buffer std_logic_vector(7 downto 0);?????? ――秒输出端 ????? Ensec:out std_logic); ????????―秒计时器的进位，用来驱动分计时器 End; Architecture a of second1 is ? Begin ?Process(clk,reset,set,s1) ? Begin ?? If reset=0 then sec?????????? ――对秒计时器清0 ?? Elsif set=0 then sec=s1;?????????????????? ――对秒计时器置s1的数 ?? Elsif clkevent and clk=1 then ???? if sec=59 then secensec=1;??? ――重复计数并产生进位???? else sec=sec+1;ensec=0;?????????????????????????????? 以驱动下一级 ????? end if; ?end if; End process; End; ? 3.2 分计时器（minute1）（同上） 3.3 时计时器（hour1） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity hour1 is ?Port(clkh,set,reset:in std_logic; ????? h1:in std_logic_vector(7 downto 0);????????????? ――置数端（时） ????? hour:buffer std_logic_vector(7 downto 0);???????? ――时输出端 ?? ???Enhour:out std_logic);????????????? ――时计时器的进位，用来驱动星期计时器 End; Architecture a of hour1 is ? Begin ?Process(clkh,reset,set,h1) ? Begin ?? If reset=0 then hour???????????? ――对时计时器清0 ?? ?Elsif set=0 then hour=h1;????????????????? ――对时计时器置h1的数 ? ??Elsif c