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《集成电路设计基础》 《集成电路设计基础》 山东大学 信息学院刘志军 上次课 第10章 数字集成电路基本单元与版图  §10.1 引言  §10.2 TTL基本电路及版图实现  §10.3 CMOS基本门电路及版图实现  §10.4 数字电路标准单元库设计简介 §10.5 焊盘输入输出单元（I/O PAD）  第11章 Verilog HDL简介 § 11.1 Verilog HDL 概述 § 11.2 Verilog 语言要素 § 11.3 表达式中的运算符 § 11.4 门级结构描述 § 11.5 连续赋值语句 § 11.6 行为语句 § 11.1 Verilog概述 Verilog HDL是一种很有代表性的硬件描述语言（另一种是VHDL）。 硬件描述语言主要是用于描述数字系统的语言。 与VHDL比较 VHDL偏重于标准化，而Verilog 与EDA工具结合更紧密。 Verilog比VHDL更简洁明了、高效便捷，如从描述结构上考察两者代码比为3：1。 目前市场上的EDA工具都同时支持这两种语言，而在ASIC设计领域是Verilog占有优势。 三个描述层次 开关级描述：描述电阻、晶体管以及它们之间的相互连线关系。 门级描述：描述基本逻辑门、触发器以及相互连线关系。 寄存器传输级（RTL）描述：描述寄存器以及它们之间的数据传递关系。 Verilog的特点 Verilog易学易用（与C语言相似），功能强大，使用 广泛。 可以在不同层次描述数字系统 开关级描述 寄存器传输级描述 门级描述 基本设计单元是“模块”（block）包括： 接口描述 逻辑功能描述 Verilog的特点 用户定义原语（UDP）创建的灵活性，可以是组合逻辑原语，也可是时序逻辑原语，还可内置逻辑函数。 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。 Verilog的特点 可以采用三种不同的方式或混合方式对设计建模： 行为描述方式：使用过程化结构建模。 数据流方式：使用连续赋值语言方式建模 。 结构化方式：使用门和模块实例语句建模。 Verilog的特点 能够描述层次设计，可使用模块实例结构描述任何层次。 设计能够在多个层次上加以描述，从开关级、门级、寄存器传输级到算法级，包括进程和队列级。 Verilog的特点 有两种数据类型：线网数据类型和寄存器类型。 线网类型表示构件间的物理连线， 寄存器模型表示抽象的数据存储元件。 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。 Verilog HDL的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。 PLI是允许外部函数访问Verilog模块内部的信息，允许设计者与模拟器交互的例程集合。 Verilog HDL程序基本结构 Verilog的基本设计单元是“模块”（BLOCK） 模块由两部分组成：一部分描述接口，另一部分描述逻辑功能。 按照模块接口的描述，一个模块可以在另一个模块中使用；逻辑功能的描述可以使用连续赋值语句（描述数据流行为）、过程结构（时序行为）、开关级原语、门级原语和用户定义的原语等方式。 模块的基本结构 Module模块名(端口列表); 端口说明(input,out,inout) 参数定义可选 数据类型定义 连续赋值语句(assign) 过程块(initial和always) 行为描述语句 低层模块实例 任务和函数 延时说明块 endmodule 模块的基本结构说明 模块名是模块惟一的标识符； 端口列表是由模块的输入、输出和双向端口组成的端口列表，这些列表用来与其他模块进行连接； 数据类型定义部分用来指定模块内所用的数据对象为寄存器型、存储器型或连线型； 过程块包括initial过程块和always过程块两种，行为描述语句只能出现在这两种过程块中； 延时说明块用来对模块各个输入和输出端口间的路径延时进行说明。 模块调用 调用模块实例的一般格式: 模块名参数列表实例名(端口列表); Verilog HDL程序是由模块组成的，每个模块的内容都包含在“Module”和“endmodule”之间。 每个模块都要进行端口定义，说明输入、输出端口。 模块的描述方式 Verilog HDL模块代表硬件上的逻辑实体,其范围可以从简单的门到整个电路系统. 模块可以根据所采用的不同描述方式而分为行为描述和结构描述两类,也可采用两种方式的组合。 § 11.2 Verilog 语言要素