IC设计中的天线效应.docVIP

超深亚微米IC设计中的天线效应 m4 w7 e6 l z( tAntenna Effect in VDSM IC Design  L8 {( E2 U R/ i6 n4 G7 B??H# V$ A 李蜀霞 刘辉华 赵建明 何春, @??g( E) V j; A/ c(电子科技大学电子电子科学技术研究院 成都 610054)5 [0 y1 s4 x# l2 B(Research Institute of Electronic Science and Technology of UESTC, ChengDu China, 610054) . y7 W8 k( ^/ X- k% Q2 h+ j7 G* q, a# S/ X. s+ i4 e7 _, C摘要:本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除方法，同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC 芯片后端设计中，解决了设计中存在的天线效应问题，保证了一次流片成功。$ w7 @: m x g R S/ T8 y6 P# |Abstract: The paper analyzed the mechanism and elimination methods of Process Antenna Effect in Ultra-deep submicron IC design, also provided the antenna ratio calculation mehod.And these methods were adopted in “CC0MP Radar SOC” layout design successfully.7 f2 X9 J8 e1 [ I# U- ?0 B$ b* T0 Q7 Z b1 n关键词: 天线效应, 栅氧, 超深亚微米, 离子蚀刻* _4 p0 j1 m Q; p/ rKey words: PAE, gate-oxide, VDSM, plasma etching% Z/ D8 ?/ L- r0 | n0 f4 s8 X+ p2 _) j1 ~1 前言??p7 t7 i3 b/ U??w4 z; Z? ?? ?在半导体技术进入超深亚微米（VDSM）级别时，可靠性设计就成为新一代集成电路设计和制造工艺不得不面对的一个重大挑战。本文就可靠性设计的一方面——天线效应作具体分析。: h0 N T- K$ S% R??X ?7 z, i% n( e9 s! {? ?? ?在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。, C) \ l2 Q9 s$ M% U5 t6 s, k$ K9 D??{, ?2 天线效应的产生6 c* V6 g- |4 [3 k/ Q? ?? ?在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。1 C/ R5 q( N1 S: y4 I+ H- D4 k \1 K- P? ?? ?如果积累在导体表面的电荷能够通过一条低阻抗泄放回路来释放，如从已生成的器件的掺杂区（源区／漏区）泄放，那它就不会造成栅氧化层的损伤。( @* S/ M3 \7 N0 f: j; C0 A# [6 [0 k% g7 _# e? ?? ?如图1 所示，当Metal2 没有生成时，AB 段积累的电荷通过器件1 的栅泄放从而损伤栅氧。而CD 段积累的电荷会通过器件2 的源漏区泄放，对器件2 的栅氧不会造成损伤。当Metal2 生成后，AB 段积累的电