实用设计进阶1.ppt

ARCHITECTURE SIG_ARCH OF xor IS SIGNAL D: STD_LOGIC; BEGIN SIG:PROCESS (A,B,C) BEGIN D= A; X= C XOR D; D= B; Y= C XOR D; END PROCESS; END SIG_ARCH; 信号： ARCHITECTURE VAR_ARCH OF xor IS BEGIN VAR: PROCESS (A,B,C) VARIABLE D: STD_LOGIC; BEGIN D := A; X = C XOR D; D := B; Y = C XOR D; END PROCESS; END VAR_ARCH; 变量： 综合后的电路1 综合后的电路2 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sv1 IS PORT (s_out : OUT BIT_VECTOR(1 TO 8) ); END sv1; ARCHITECTURE Behavioral OF sv1 IS SIGNAL s1, s2: BIT; BEGIN PROCESS( s1, s2 ) VARIABLE v1, v2: BIT; BEGIN v1 :=1; v2 := 1; s1 =1; s2 =1; 例： 这条语句对执行结果没有影响，因为s2的值由该进程中后面对s2赋值的结果决定 s_out(1)=v1; --s_out(1)的值为1，即上面v1 的值 s_out(2)=v2; --s_out(2)的值为‘1’，即上面 v2的值 s_out(3)=s1; -- s_out(3)的值为1，即上面s1 的值 s_out(4)=s2; -- s_out(3)的值为‘0’，即下 面s2的值，而不是上面s1的值 v1:= 0; --对v1赋新值 v2 := 0; --对v2赋新值 s2 =0; --这条语句取代上面对s2的赋值 s_out(5) = v1; s_out(6) = v2; s_out(7) = s1; s_out(8) = s2; --s_out(8)的值为0 END PROCESS; END Behavioral; 例： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;? ENTITY reg1 IS PORT ( d : IN BIT; clk : IN BIT; q : OUT BIT); END reg1; ARCHITECTURE reg1 OF reg1 IS BEGIN PROCESS (clk) VARIABLE a, b : BIT; BEGIN IF rising_edge(clk) THEN a := d; b := a; q = b; END IF; END PROCESS; END reg1; 第 4 章 VHDL设计进阶 4.1 属性(attribute) VHDL中可以具有属性的项目： 类型、子类型； 过程、函数； 信号、变量和常量； 实体、结构体、配置和程序包； 元件； 语句标号。 定义属性的一般格式为： 项目名′属性表示符； 1、类型(TYPES)的属性 常用的类型(TYPES)的属性有： T′LEFT T中最左端的值； T′RIGHT T中最右端的值； T′HIGH T中的最大值； T′LOW T中的最小值； T′POS(n) 参数n在T中的位置序号； T′VAL(n) T中位置为n的值； T′SUCC(n) 得到的值T′VAL(T′POS(n)+1)； T′PRED(n) 得到的值T′VAL(T′POS(n)-1)； T′LEFTOF(n) 得到靠近输入n的左边的值； T′RIGHTOF(n) 得到靠近输入n的右边的值。 例： TYPE number IS INTEGER 0 TO 9； i := number′LEFT; i := number′RIGHT; i := number′HIGH; i := number′LOW ; 2、数组的属性 常用的数组的属性有： A′LEFT(n) 索引号n的区间的左端位置序号； A′RIGHT(n) 索引号n的区间的右端位置序号； A′HIGH(n) 索引号n的区间的高端位置序号； A′LOW(n) 索引号n的区间的低端位置序号； A′LENGTH(n) 索引号n的区间的长度值； A′RANGE(n