第12讲当代SOC的LP设计.ppt

软硬件协同LP设计的困难 无论软件、硬件以及发展中的软硬件协同LP设计，仍存在很多问题需要解决 软件的LP优化设计必须基于硬件（主要是CPU） 使得软件LP设计具有一定局限性 协同设计的环境目前仍未统一，也无法在进行综合之前和综合时统一协同 需要单独开发一个环境来实现协同设计 选择何种封装形式？ 封装技术发展很快，新的封装形式不断出现 为什么在系统级设计时就考虑封装？ 不同的封装对于功耗有不同的约束 封装形式和 I/O PAD的类型也直接影响到内部电路输出驱动的设计 是否有精确的封装模型 为什么需要精确的封装模型？ 对于很多混合SOC，在设计某些模块时，就必须加上封装模型来进行仿真验证 如果没有提供足够精确的封装模型，就需要设计时留出相当余量来保证完成封装之后，由于压焊和金丝带来的额外电感、电容不会影响内部电路的正常工作和功耗约束 集成了射频模块的SOC更需要加入封装模型来仿真 任何与ESD保护网络相连的PCB、封装引脚寄生电容等都将极大地影响或使射频信号恶化，而难以完成工作，更无法实现LP设计 算法级和结构级的LP设计 优化算法和代码，减少不必要的运算步骤，自然会LP 适当留出设计裕度，保证到了门级后功耗仍满足设计要求 多种工作模式的设置 startup, active, standby, idle, power down 工作模式转换一般由软件和硬件共同控制 Standby模式时，只有最小量的逻辑电路工作在低电压下。当外部事件来临时，由这部分逻辑控制电路转到需要的工作模式下 LP代价：增大设计和测试复杂度；模式之间转换会增大延迟，影响性能 早做功耗分析，根据分析结果，调整算法和结构 复杂SOC的功耗主要由算法和结构决定，等到设计的最后阶段再来讨论和解决功耗问题，为时已晚 高层级功耗评算的精度足以作为调整算法和结构的依据 “高速处理、长期休眠”思想 降低速度一定能LP？ 对一个电路模块，降低速度要求，可降低VDD，动态功耗以平方关系下降 降低速度会增大完成同一任务所需时间 在90-65nm工艺时 泄漏占总功耗40-60%，此时需反省“让它工作的越慢越好”思想 “高速处理，长期休眠”是更好LP策略 状态机的LP优化 状态机的LP优化设计已比较成熟 综合工具都支持状态机的优化和综合 Synopsys的Finite compiler 一个专门综合状态机的工具 高层级设计时的功耗布局规划 含义 功耗在整个芯片上的分布 重要性 混合信号SOC上兼有数字、模拟和RF电路 功耗布局不合理会导致芯片温度不均衡，影响RF和模拟模块的性能，并带来较大的热噪声或局部性能恶化 根据高层级功耗估算结果，调整布局，作为后端物理布局的输入 若到后端布局时再考虑，会引起返工 RTL级LP实现－多阈值 优选LP的体系结构后，通过综合，自动得到与性能和面积恰当折中的LP的RTL代码 多阈值、多电源电压、锁存器的门控时钟、de-clone and re-clone restructuring，操作数隔离，门级LP优化 多阈值降低泄漏功耗 通常有超过3种单元库供综合用：低阈值、标准阈值、高阈值 EDA会在满足时序约束前提下，尽可能多用高阈值电路单元，只对关键路径用低阈值单元 RTL级LP实现－多电压、门控 多电源电压 需要针对各电源电压开发的单元库 不同电压区域的划分非常重要 门控技术 时钟树占总功耗50％以上的 IC 并不少见；多频率，低摆幅 在寄存器分组之前，EDA能自动插入门控的触发器 设计者通常确定由同一个时钟控制的某一区域或某些模块的寄存器，只针对该时钟进行门控，从而避免时钟树网络的延迟失衡 RTL级LP实现－时钟控制 调节时钟频率、采用不同相时钟可以控制峰值功耗 RTL级LP实现－重构门控时钟 采用门控时钟技术后，利用物理版图数据，可以重构门控时钟，进一步降低功耗和面积 针对最初门控单元的逻辑划分，重新进行寄存器和门单元的布局，减少门控单元的重复和散碎，得到一个易于实现高质量版图的新结构 重构门控时钟的完整的过程 在预版图设计阶段，局部的控制时钟的门单元被提到较高的公共级上，减少面积，电路结构清爽 接着进行时钟树综合（clock tree synthesis，CTS），在细致布局和CTS阶段，局部的时钟门控单元可以重新布局，以实现一个优化的时钟树 RTL级LP实现－操作数隔离 自动识别并关闭与某个公共控制信号有关的电路模块，进行电路结构的重构，实现时序和功耗之间的折衷 门级LP优化 重新设置门中晶体管尺寸，pin的互换，消除不必要的缓冲驱动电路，门合并，增加缓冲驱动以减少上升/下降延迟，重构逻辑等 后续的物理级的实际布局和布线，有可能影响上述方法优化的结果 LP优化结果 嵌入式微处理器 ARM1136JF-S Test Chip 采用传统