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第三章_Verilog设计入门03.ppt
Review- blocking, non-blocking 3.15 加法器及其 Verilog描述 全加器的一种描述方法 作业 习题1-3,p26 习题2-2,p62 习题3-7 习题3-8,p93 ? 徐州师范大学物理与电子工程学院 陈斯 chensism@126.com 电子设计自动化 徐州师范大学 物电学院 陈斯 chensism@126.comEDA技术实用教程 第3章 initial begin Clr = #5 0; Clr = #4 1; Clr = #10 0; end initial begin Clr = #5 1; Clr = #4 0; Clr = #10 0; end 并行执行！ blocking non-blocking 顺序执行！ module FA_Seq(A,B,Cin,Sum,Cout); input A,B,Cin; output Sum,Cout; reg Sum,Cout; reg T1,T2,T3; always @(A or B or Cin) begin Sum=(A^B)^Cin; T1=ACin; T2=BCin; T3=AB; Cout=(T1|T2)|T3; end endmodule 半加器h_adder电路图 全加器f_adder电路图 例3-6 module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=ab; endmodule 如何利用半加器来构造一个全加器呢？ 例3-7 module h_adder(a,b,so,co); input a,b; output so,co; reg so,co; always@(a,b,so,co) begin case({a,b}) 0:begin so=0; co=1b0; end 1:begin so=1; co=1b0; end 2:begin so=1; co=1b0; end 3:begin so=0; co=1b1; end default:begin so=0; co=0; end endcase end endmodule module MUX41a(a,b,c,d,s1,s0,y); input a,b,c,d; input s1,s0; output y; reg y; always@(a,b,c,d,s1,s0) begin case({s1,s0}) 2b00:y=a; 2b01:y=b; 2b10:y=c; 2b11:y=d; default:y=a; endcase end endmodule Compare… 2b00 2b01 2b10 2b11 co=0; co=0; co=0; co=1; 例3-7 module h_adder(a,b,so,co); input a,b; output so,co; reg so,co; always@(a,b,so,co) begin case({a,b}) 0:begin so=0; co=1b0; end 1:begin so=1; co=1b0; end 2:begin so=1; co=1b0; end 3:begin so=0; co=1b1; end default:begin so=0; co=0; end endcase end endmodule 此处有两句赋值语句，所以使用块语句begin-end括起来。 case({a,b}) 2b00:{so,co}=00; 2b01:{so,co}=10; 2b10:{so,co}=10; 2b11:{so,co}=01; default:{so,co}=00; 回答是肯定的… 例3-7 module h_adder(a,b,so,co);
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