FPGA_ASIC-深亚微米下ASIC后端设计及实例.pdf

电子发烧友 电子技术论坛 * 深亚微米下 ASIC 后端设计及实例 何小虎 胡庆生 肖洁 （东南大学射频与光电集成电路研究所,南京 210096） 摘要：本文通过对传统大规模集成电路设计流程的优化，得到了更适合于深亚微米工艺集成电路的后端设计流程，详细 介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等，并通过前端和后端设计的相互 协作对大规模集成电路进行反复优化以实现设计更优。并基于 ARTISAN 标准单元库，以 PLL 频率综合器中可编程分频器 为例，在 TSMC 0.18μm CMOS 工艺下进行了后端设计，最后给出了可编程分频器的后仿真结果、芯片照片和测试结果， 2 芯片内核面积 1360.5μm ，测试结果表明设计符合要求。 关键词：深亚微米，后端设计，标准单元，自定义线负载模型 An Example of Back-End Design for ASIC in Deep Submicron Technology He Xiao-hu Hu Qing-sheng and Xiao Jie (Institute of RF- OE-ICs, Southeast University, Nanjing 210096) Abstract: As the scale of integrated circuit enlarges and the speed increases, the back-end design in Deep Submicron (DSM) Technology has experienced a rapid development. This article, taking programmable frequency divider as an example, introduces the back-end design in DSM technology based on the ARTISAN standard cell. Further more, the procedure, which includes initial synthesis, timing driven placement, clock tree synthesis, static timing analysis (STA), post-layout optimization and so on, is discussed elaborately. Finally, the layout is displayed and taped out in TSMC 0.18μm CMOS process. The test result indicates that the design complies with the requirement. Keywords: DSM, back-end design, standard cell, custom wire-load model 1 引言 随着集成电路工艺与设计技术的不断发展，半定制设计方法得到迅速发展和应用。相对于全定制设 计方法而言，标准单元设计方法把芯片设计从繁杂的晶体管设计中解放出来，大大降低了芯片设计的复 [1] 杂度，缩短了芯片的上市时间，降低了设计成本 。 然而，随着深亚微米工艺的出现，电路规模的不断扩大和电路速度的不断提高使得传统的前端和后 端相互分离的设计方法已不能满足芯片设计的要求；需要在后端设计过程中将相应的后端设计数据及时 返标到综合工具中对设计实现进一步优化，建立比综合库提供的线负载模型更贴合设计本身自定义线负 载模型，以实现设计的更精确优化，最终满足设计要求。 本文通过后端信息的返标、生成适用于具体设计的自定义线负载模型等方法，优化了传统大规模集 成