Verilog数字系统设计.ppt

Verilog数字系统设计 综述 综述 综述 综述 综述 硬件描述语言 用语言描述电路组成和连接 Verilog语法：语句 module 模块名（端口信息）； 输入/输出说明 内部信号声明 逻辑功能描述 endmodule Verilog 模块由两部分组成：端口信息和内部功能。 功能模块与Verilog描述的对应关系 两种模块：可综合逻辑电路和测试电路 两种模块：可综合逻辑电路和测试电路 语法二：Verilog模块中的信号 只有两种主要的信号类型： - 寄存器类型： reg 在always 块中被赋值的信号，往往代表 触发器，但不一定是触发器。 - 连线类型： wire 用 assign 关键词指定的组合逻辑的信号 或连线 数据类型用来表示硬件电路的数据存储和传送元素的 总共有19种数据类型 常用4种： reg 型 wire 型 integer 型 parameter 型 数字 整数常量: 1) 二进制整数(b或B) 2) 十进制整数(d或D) 3) 十六进制整数(h或H) 4) 八进制整数(o或O) 数字表达方式：位宽进制数字 如：8’4’hf、5’d12、’d12、12 x和z值: 不定值和高阻值 如：4’b10x0、4’b101z、12’dz、12’d?、8‘h4x 数字 负数: 位宽前加-号，内部是补码 如：-1=-32’1=32’hFFFFFFFF 1) 默认是32位、十进制 下划线: 仅增加可读性 如：16’b10x0_0000_0000_1111 “AB”=16’01000010 参数（parameter）型 参数是一个常量，经常用于定义时延和变量的宽度 如： parameter BITWIDTH = 8; parameter e=32, a=8,b=16; 模块引用另一模块的实例时，传递参数值 算术运算符(+,－,×，/,％) 赋值运算符(=,=) 关系运算符(,,=,=) 逻辑运算符(,||,!) 条件运算符(?:) 位运算符(~,|,^,,^~) 移位运算符(,) 拼接运算符({ }) 语法五：Verilog HDL模块中的逻辑表示 在Verilog 模块中有三种方法可以生成逻辑电路： - 用 assign 语句(连续赋值语句)： assign cs = ( a0 ~a1 ~a2 ) ; - 用 元件的实例调用： and2 and_inst ( q, a, b); - 用 always 块(过程块)： always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end 并行和顺序逻辑关系的表示 如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 ~a1 ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q= 0; else if (en) q= d; end 三条语句是并行的，它们产生独立的逻辑电路； 而在 always 块中: begin 与 end 之间是顺序执行的。 语法六： 条件语句（if else 语句） 条件语句（if else 语句） 语法七： case语句 case语句 语法八 结构语句、系统任务、函数语句和显示系统任务 学习4种结构说明语句： initial always task function 任何过程块都属于以上4种结构说明语句 1 结构说明语句 6.1.1 initial语句 格式： initial begin 语句1； 语句2； …… 语句n； end 说明： 一个程序模块可以有多个initial块。 每个initial块只在仿真开始时执行一次，多个initial块是并行的运行的。 作用之一：变量的初始化。 作用之二：产生激励波形，用于测试文件。 2 always语句 格式