基于fpga和vhdl的数字时钟模块化实现.docVIP

FPGA实验报告 系名称： 专 业： 班 级： 学 号： 姓 名： 基于FPGA的数字时钟设计 一，摘 要 本设计基于复杂可编程逻辑器件FPGA设计并实现数字时钟。采用Altera公司的器件进行设计，开发调试时采用Altera的FPGA的cyclone EP1C6Q240C8芯片，设计完成后下载到SmartSOPC实验箱，实现数字时钟功能。利用Altera可编程逻辑器件开发实验系统进行设计，系统提供FPGA下载板及相应的其它硬件资源。时钟的显示采用LED数码管，采用系统提供的脉冲经分频输出作为时钟的秒输入，按键作为暂停和清零的功能键。 二，功能要求： 1.完成可以计时的数字时钟 2.在数码管显示00:00:00~23:59:59 3.具有暂停计时和清零等功能。 三，系统总体框架结果图 四，实验步骤 1，分频模块1和分频模块2的vhdl实现 功能：编写vhdl代码使48MHZ的系统时钟分别降为1KHZ和1HZ,编写vhdl代码下并产生相应的符号模块文件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.NUMERIC_BIT.ALL;--包含移位函数等. ENTITY int_div IS GENERIC( F_DIV:Integer:--分频系数 F_DIV_WIDTH:Integer:=32--分频计数器宽度 ); PORT( clock :INSTD_LOGIC; clock_out:OUT STD_LOGIC ); END; ARCHITECTURE one OF int_div IS SIGNAL clk_p_r:STD_LOGIC;--上升沿输出时钟 SIGNAL clk_n_r:STD_LOGIC;--下降沿输出时钟 SIGNAL count_p:STD_LOGIC_VECTOR(f_div_width-1 DOWNTO 0);--上升沿脉冲计数器 SIGNAL count_n:STD_LOGIC_VECTOR(f_div_width-1DOWNTO 0);--下降沿脉冲计数器 --SIGNAL f_div_width_r:STD_LOGIC_VECTOR(f_div_width-1DOWNTO 0); SIGNAL clock_out_r:STD_LOGIC; SIGNAL full_div_p:STD_LOGIC;--上升沿计数满标志 SIGNAL half_div_p:STD_LOGIC;--上升沿计数半满标志 SIGNAL full_div_n:STD_LOGIC;--下降沿计数满标志 SIGNAL half_div_n:STD_LOGIC;--下降沿计数半满标志 BEGIN clock_out=clock_out_r; --clock_out=clock WHEN (F_DIV=1) ELSE ((clk_p_r=1 AND clk_n_r=1) WHEN (F_DIV(0)=1) clk_p_r); -------------------------判断计数标志位置位与否. full_div_p=1 WHEN (count_pF_DIV-1) ELSE 0; half_div_p=1 WHEN (count_p(F_DIV/2 )-1) ELSE 0; full_div_n=1 WHEN (count_nF_DIV -1) ELSE 0; half_div_n=1 WHEN (count_n(F_DIV/2)-1)ELSE 0; PROCESS(clock)--上升沿脉冲计数 --VARIABLE i:Integer RANGE 0 TO 31; BEGIN IF RISING_EDGE(clock)THEN IF full_div_p=1 THEN count_p=count_p+1; IF (half_div_p=1) THEN clk_p_r=0; ELSE clk_p_r=1; END IF； ELSE count_p= (OTHERS =0); clk_p_r= 0; END IF; END IF; END PROCESS; PROCESS(clock)--下降沿脉冲计数 BEGIN IF FALLING_EDGE(clock)THEN IF full_div_n=1 THEN count_n=count_n+1; IF half_div_n=1 THEN cl