基于FPGA卷积码的原理与测试-毕业论文.docVIP

学校的名称XXXXXX 本科学生毕业论文 论文题目： 基于FPGA卷积码的原理与测试 学 院： 电子工程学院 年 级： 2009级 专 业： 通信工程 姓 名： 周荃 学 号： 指导教师： 刘勇 2011年6月27日 摘要 为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案FPGA实现卷积码解码的Viterbi算法实时实现，给出了硬件实现的逻辑框图。该设计方案通过在ISE9.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显着提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。W-CDMA；卷积码；Viterbi算法；FPGA Abstract In order to solve the traditional victor than decoder structure is complex, decoding speed slow, consume resources big problems, this paper puts forward a new kind of applicable to the FPGA characteristics, storage and output parallel path decoding work, synchronous storage path vector and state vector decoder design scheme. The design scheme in ISE9.2 through simulation test, decoding of I, get the right before encoding source of yuan, speed, significantly raise, decoder complexity significantly. And in the actual software radio communication system channel decoding parts and get application, excellent performance. Key words W-CDMA ;Convolutional Code ;Viterbi algorithm;FPGA 目录 摘要 I Abstract II 前言 1 一、 卷积码的定义 2 二、 卷积码的描述方法 3 （一） 图解表示和解析表示 3 （二） 其它表式 3 三、 FPGA芯片介绍 4 四、FPGA卷积码的编译码原理 5 （一）编码原理 5 （二）FPGA卷积码的译码原理 6 1. veterbi算法 6 2. 译码原理 6 五、 译码器的设计与实现 9 （一）译码器的设计 9 （二）实现的性能模拟结果 10 （三）设计中改进和优先算法 11 结论 12 参考文献 13 前言 近年来，随着大规模集成电路的发展，电路实现技术水平获得较大程度的提高，卷积码在众多通信系统和计算机系统中得到了越来越广泛的应用。在数据通信中，它的出现，使得数据调制解调器的传输速率和性能都产生了较大飞跃。研究和应用都已说明，在差错控制系统中卷积码是一种极具吸引力、颇有前途的差错控制编码。卷积码又称连环码，首先是由伊利亚斯（P.Elias）于1955年提出来的。它与前面讨论的分组码不同，是一种非分组码。在同等码率和相似的纠错能力下，卷积码的实现往往要比分组码简单。由于在以计算机为中心的数据通信中，数据通常是以分组的形式传输或重传，因此分组码似乎更适合于检测错误，并通过反馈重传纠错，而卷积码主要应用于前向纠错数据通信系统中。另外，卷积码不像分组码有严格的代数结构，至今尚未找到严密的数学手段，把纠错性能与码的结构十分有规律的联系起来。-CDMA系统，卷积编码做为一种有效的前向纠错码得到广泛的应用。但是卷积码解码[1]由于其算法复杂度随约束长度的增加而指数增长，增加了在具体系统实现中的难度。本文提出了一种采用现场可编程逻辑器件（FPGA）[2]实现卷积码解码的实现方法，并应用于W-CDMA实验系统中。 一、 卷积码的定义 卷积码是一种对付突发错码的有效编码方法。通常记作（n,k,N）, 它将k个信息比特编为n个比特，即编码效率为Rc=k/n，N为约束长度，也就是说该编码器有Nk个移位寄存器，n个模2加法器，n个移位寄存器为输出。其编码器的结构如图1所示： 图1-1 (k,n,N)卷积码编码器 但是它与分组码不同的是编码后的