基于FPGA内部RAM的简单Nios II系统.doc

SOPC硬件系统基础实验 本章的目的是让读者熟悉SOPC硬件系统的构建流程及SOPC Builder和Nios II IDE的基本操作。这是SOPC系统开发的基础，读者务必熟练掌握。 图1.1 一般核心板构造 图1.1展示的是一般核心板的组成。JTAG口用于配置和调试用，EPCS口用于AS配置模式。EPCS是一种串行配置芯片，实际上是一种串行Flash，存储完配置文件后的剩余空间可用于存储程序。目前市面上的很多核心都只配一个容量稍为大一些的EPCS而不使用并行Flash，这样可以节省大约40个I/O口。图中的FLASH和SDRAM并不是核心本身所必需的，只是为了方便开发Nios II系统而增加的，因为FPGA内部的RAM比较小，不适合开发大的程序。 1.1 基于FPGA内部RAM的简单Nios II系统 1.实验目的 （1）熟悉Nios II系统的构成及开发流程； （2）熟悉SOPC Builder和Nios II IDE的使用； （3）本节内容是后面内容的基础，在后面的实验里对本节的一些基本操作将不再详细阐述，读者若有疑问可返回本节查阅。 2.实验现象 两个LED灯交替闪烁。 3.实验原理 控制两个LED灯交替闪烁的程序代码比较小，因此可以将其固化在内部ROM内，系统复位时把其读入内部RAM运行。说到这，读者是否有似曾相识的感觉呢？其实我们天天用的计算机也是这么操作的。ROM相当于硬盘，RAM相当于内存，之后的实验将用到的FLASH和SDRAM也一样，FLASH相当于硬盘，SDRAM相当于内存。各自的作用大家也应该很熟悉了吧，FLASH属于非易失性的存储器，可以存储程序及其他一些数据文件等，但访问比较慢；SDRAM属于易失性存储器，但访问的速度比较快，系统复位时会把程序复制到SDRAM可以提高程序的运行速度（需要说明一点，系统复位时从哪复制程序取决于在定制Nios II处理器时复位地址设置为在哪，复制到哪取决于把程序代码空间设置为在哪，在后面的实验将详细说明）。 原理图如图1.1.1所示 图1.1.1 由图1.1.1我们可以得到如表1.1.1所示的外设一览表： 表1.1.1 外设名称 描述 备注 cpu Nios II/e Debug Module=Level1 sysid 系统ID 系统的唯一标识 OnChip_ROM 片内ROM 8KB OnChip_RAM 片内RAM 8KB led_pio 2位只输出 控制LED 4.实验内容 （1）在Quartus II中建立一个工程； （2）使用SOPC Builder建立生成一个一个具有表1.1.1所示元件的硬件系统； （3）在Quartus II工程中建立基于Nios II的硬件系统并编译生成配置文件*.sof； （4）在Nios II IDE中建立对应硬件系统的Nios II C/C++ Application，编写程序实现LED闪烁，在Nios II IDE中编译程序生成执行文件*.elf； （5）将配置文件*.sof和可执行文件*.elf都下载到FPGA进行调试。 5.实验步骤 1）使用Quartus II建立工程 Quartus II是以工程的方式对设计过程进行管理，Quartus II工程中存放创建FPGA配置文件需要的所有设置和设计文件。因此，每个开发过程开始时都应建立一个Quartus II工程并存放在单独的文件夹下。 （1）打开Quartus II并新建工程 在Quartus II主界面中选择File→New Project Wizard...（如图1.1.2），此时将打开新工程设计向导，如图1.1.2～图1.1.6，按如图所示并根据自己的实际情况进行设置。 图1.1.2 图1.1.3 工程路径、名称、顶层实体指定对话框 文件夹所在路径名不能用空格，不能用括号“（）”，可以用下划线“_”，最好不要以数字开头或使用中文名。 图1.1.4 添加文件对话框 若有设计好的模块需要在该工程中使用可事先在此处加入工程中，本次设计不添加。 图1.1.5 选择FPGA型号对话框 型号必需与所使用的核心板上的型号一致 图1.1.6 EDA工具设置对话框 如果要利用其他工具综合，仿真，时序分析的话在此处具体指定 图1.1.7 配置信息报告框 （2）建立顶层模块 顶层模块是为了将各个模块组合起来。在Quartus II主界面中选择File→New...新建原理图格式设计输入文件并保存。如图1.1.8～图1.1.11所示。 图1.1.8 新建文件菜单，不要与新建工程混淆了 图1.1.9 选择新建文件类型，本设计顶层采用原理图的形式，选择Block Diagram/Schematic File 图1.1.10 由于新建的文件没有做任何改变，Save选项不