基于CPLD的数字频率计设计.docVIP

基于CPLD的数字频率计 设计总体思路，基本原理和框图 设计总体思路 数字频率计是数字电路中的一个典型应用，这里我们采用ALTERA公司的EP1C3T144C8作为控制核心，利用VHDL语言进行编程，硬件下载烧制实现。将所有集成器件集成到一块芯片上，体积大大减小的同时还大大提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活，调试方便。 基本原理 频率计的基本原理是利用一个稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。1s。其实频率就是1s中之内测得的周期个数，这里我们可以以时钟信号的频率作为基准来分频，即时钟信号是多大的频率我们就进行多少分频，这样被测信号就是1s钟读出来的周期个数，也就是可以进行直接读数。 数字频率计的关键组成部分包括计数器、锁存器、译码驱动电路和显示电路 单元电路设计 2.1 分频模块设计 在分频模块中，我们选择的是10分频。分频器在总电路中有两个作用。由总图框图中不难看出分频器有两个输出，一个给计数器，一个给锁存器。时钟信号经过分频电路形成了10分频后的门信号。另一个给锁存器作锁存信号，当信号为低电平时就锁存计数器中的数。模块图如下： 图2.1 分频模块 2.2 片选信号模块 片选信号在整个模块中有两个作用，其中一个输出是给译码器用于选择四位数据哪个数据输出。另一个输出是给片选，用于选中哪个LED灯点亮。这里我们有8个LED灯，片选信号给出给出信号再经过片选选择哪个高电平，哪个灯就点亮，反之不亮。片选信号的模块图如下： 图2.2 片选信号模块 计数器模块 计数器模块主要负责的是计数，当被测信号来一个上升沿，计数器就加一，当个位数满了就向十位进一，以此类推。计数器的输出送给锁存器锁存，当clr为低电平时计数器就清零。当door信号为高电平时才开始计数。计数器模块图如下： 图2.3 计数模块 锁存器模块 锁存器主要是将计数器送过来的数据锁存起来再送给显示器进行显示，锁存器的主要作用是防止送过来的信号直接送给显示器出现的闪烁现象，当来一个下降沿锁存器就将数据锁存。锁存模块图如下： 图2.4 锁存器模块 译码信号模块 该模块主要的对锁存器送过来的数据进行选择分个输给译码器译码，再进行显示。这样再结合片选信号送过来的脉冲就可以实现共用8段显示管的LED灯显示不同的数字。译码信号的模块如下： 图2.5 译码信号模块 片选模块 该模块主要的送过来的片选信号进行处理，处理后的输出就是选择哪个数码管点亮，由8位2进制数组成，哪位为1，哪个数码管就点亮，否则不点亮。片选模块图如下： 图2.6 片选模块 译码模块 译码模块主要是将送过来的译码信号进行译码，译码信号由4位二进制数组成，译码输出由7位二进制数组成（用来点亮LED灯的7段数码管分别显示0-9的数字）。译码模块图如下： 图2.7 译码模块 设计仿真图 3.1 分频电路仿真 打开quartus II后，建立工程文件，然后输入程序，保存后编译。编译无错误既可以生成电路图。其仿真图如下： 图3.1 分频仿真图 3.2 片选信号仿真 设置End time为50ms时钟周期为15us，其仿真图如下： 图3.2 片选信号仿真图 3.3 计数器模块的仿真 设置clr为1，door为1，end time为50ms，sig周期为1us其仿真图如下： 图3.3 计数器仿真图 3.4 锁存器模块仿真 设置输入，就可以输出，输出和输入一样，只是有点延时，其仿真图如下： 图3.4 锁存器仿真图 3.5 译码信号模块仿真 其仿真电路图如下： 图3.5 译码信号仿真图 3.6 片选模块仿真 设置输入从0-7，则输人为0时输出第一个为1，输入为1输出第二个为1，以此类推，其仿真图如下： 图3.6 片选仿真图 3.7 译码器模块仿真 其仿真图如下： 图3.7 译码器仿真图 3.8 总电路图的仿真 总电路调用其他7个模块，设置clk周期为15us，被测信号sig周期为1us