一种应用于10位逐次逼近ADC的比较器设计6.pdf

第 10 卷第5 期 电 子 与 封 装 第10 卷，第5 期 总 第85 期 Vol.10 ，N o .5 ELECTRONICS PACKAGING 20 10 年5 月 电 路 设 计 一种应用于10 位逐次逼近ADC 的比较器设计 肖培磊，胡小琴，李竞春 （电子科技大学，成都6 10054 ） 摘　要：文中提出了一种应用于10 位逐次逼近ADC 的比较器。该比较器包括预放大器、中间放大 器、输出驱动级及共模电平缓冲器。整体开环设计，采用多级级联的形式以满足增益和速度的要 求；采用输出失调消除技术进行失调校正；为了提高共模电平的驱动能力和缩短建立时间，采用 分压电路加单位增益放大器的结构。基于3.3V 电源电压、TSMC 0.18 μm CMOS 工艺下，仿真结果 表明，完全满足最高采样频率30MHz 、10 位精度的模数转换器要求。 关键词：比较器；缓冲器；失调校正；放大器 中图分类号：TN402 　文献标识码：A　　　文章编号：1681-1070 （2010 ）05-0017-05 The Design of Comparator for Successive Approximation ADC XIAO Pei-lei, HU Xiao-qin, LI Jing-chun （University of Electronic Science and Technology of China, Chengdu 610054, China ） Abstract: A novel self calibrating input offset voltage CMOS comparator is assigned. The comparator includes three preamplifiers, a V buffer and offset cancelling circuits.The overall open-loop design, in the form of multi- cm level cascading to meet the gain and speed requirements; use of technology to eliminate the output offset correction; to enhance the common mode level of the drive capability and shorten the setup time, using sub- unity gain piezoelectric Luke amplifier structure. Based on 3.3V power supply and TSMC 0.18 μm CMOS process, the simulated result shows that it meets the requirement of a 30MHz, 10 resolution successive approxi- mation ADC. Key words: comparator;buffer; offset canceling; amplifier 了一款比较器，成功地应用于10 位精度逐次逼近 1 引言 ADC 中。该比较器采用全差分开关电容结构，包括