一种高速低功耗迟滞CMOS比较器的分析与设计.pdfVIP

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2017-09-20 发布于湖南
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一种高速低功耗迟滞CMOS比较器的分析与设计.pdf

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第 14 卷第 3 期电路与系统学报 Vol.14 No.3 2009 年 6 月 JOURNAL OF CIRCUITS AND SYSTEMS June ， 2009 文章编号：1007-0249 (2009) 03-0052-04 * 一种高速低功耗迟滞 CMOS 比较器的分析与设计李辛毅，姚素英，赵毅强（天津大学电子信息工程学院天津大学专用集成电路设计中心，天津 300072 ）摘要：文章分析设计了一种具有内部迟滞效应的高速低功耗 CMOS 比较器，该比较器采用前置放大级、正反馈级和输出驱动级级联的结构，实现了对增益、速度和功耗的优化。电路的内部迟滞效应有效的实现了对噪声信号的抑制。采用 0.35μm CMOS 工艺的仿真结果表明，该比较器在 3.3V 的供电电源下可达到 100MHz 的工作速度。在 20MHz 的采样速率下具有 0.2mW 的功耗。芯片测试结果表明各项性能指标均达到了设计要求。关键词：高速；低功耗；迟滞比较器中图分类号：TP332.2 文献标识码：A 1 引言在模数转换和许多模拟电路中，比较器是常常被用到的电路。由于便携式设备的普及，人们对电路功耗的要求到了将近苛刻的程度。如何在满足电路其他性能的要求下降低功耗成了研究的热点。本文所设计比较器比文献[1]在结构上增加了一级预加载和存储结构，采用多个低增益级级联的结构，在保证比较器增益的前提下提高了比较器速度。并对其锁存结构进行了改进，提高了电路灵敏度，从而将比较器的分辨率由 2.5mV 提高到了 0.5mV 。与文献[5,10]相比在同样的电路速度和更低功耗的前提下引入了迟滞效应实现了对噪声信号的抑制。与文献[8]17.3ns 的延迟，0.8mW 的功耗相比，本文所设计比较器在速度和功耗上都有较大改进。所以本文所设计的比较器有效的实现了对比较器速度、分辨率、功耗和对噪声信号 M12 M15 M11 V b 1 抑制的协同优化。 M31 M41 M17 M4 2 比较器架构分析与设计 M3 M9 M10 io- V out MC1 io+ 该比较器包括一个采用栅漏短接的 MC2 PMOS 管作为有源负载的差分放大器组成的 V M7 M8 M16 M18