多功能数字钟的设计及制作-《电工电子技术》课程设计说明书.docVIP

摘要 数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。本设计实验以中规模数字集成电路为主，介绍一种数字电子钟的设计方法。本实验用555定时器组成的多谐振荡器、计数器、显示器和校时电路组成。本实验采用了74LS系列中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。 通过本次设计实验与制作：进一步加强数字电路综合运用能力，掌握数字电路的设计技巧，增进实践能力；熟悉数字电子钟的工作原理；了解并掌握数字电子钟系统设计、组装、调试及故障排除方法。 关键词：数字电子钟 计数器 显示器 校时电路 调试 多功能数字钟的设计及制作 设计内容及要求 1.1内容: 用中、小规模集成电路设计一个能显示时、分、秒，并能校时的数字电子钟。 1.2要求： （1）小时12翻1，分秒60进1。 （2）由555电路产生1Hz秒信号。 （3）秒、分为六十进制计数器。 （4）时为十二进制计数器。 （5）可手动校正：能分别进行时、分的校正。只要将开关置于手动位置，可分别对时、分进行手动脉冲输入调整或连续脉冲输入的校正。 （6）提出至少两种设计方案，并优选方案进行设计。 （7）撰写符合学校要求的课程设计说明书。 方案选择 图2-2-2 秒60进制计数器的图 方案一的时12进制计数器 将74LS161的Q0与74LS192的Q0和Q1作为与非门输入端，当74LS161加至1（0001）并且74LS192加至3（0011）时，与非门发出低电平信号，使74LS161清零，并使74LS192置数1（0001），实现了12翻1的功能。时12进制计数器如图2-2-3所示。 图2-2-3 时12进制计数器的图 方案一的译码与显示电路 图2-2-4 译码显示电路的图 译码是把给定的代码进行翻译，本设计即是将时、分、秒计数器输出的四位二进制代码翻译为相应的十进制数，并通过显示器显示。通常显示器与译码器是配套使用的。我们选用的七段译码（74LS48）数码管是公阴接法。 译码显示电路如上图2-2-4所示。 方案一的校时电路 校时电路是数字钟的基本功能，对校时电路的要求是在小时校正时不影响分、秒的正常计数。在分校正时不影响秒、小时的正常计数。校时电路参考图如图2-2-5所示。 图中，S1为时校正开关，S2为分校正开关。校时脉冲采用1Hz的秒脉冲，因校时电路为组合电路，图中C1、C2为消抖电容。如果电容C1、C2消抖作用不好，可另设计消抖开关电路。 图2-2-5 校时电路参考图 方案一的由555定时器组成的多谐振荡器 1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入　电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。 4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。 7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。 由555定时器组成的多谐振荡器如图2-2-6所示。 图2-2-6 由555定时器组成的多谐振荡器的图 方案一总的电路原理图 总电路原理图，如图2-2-7所示。 图2-2-7 方案一的总电路原理图 2.3 方案二 仅用74LS192来实现主体电路 利用74LS192组成主体电路的时、分、秒分级电路，来分别实现时、分、秒的计时和进位。74LS192有置数功能，很容易实现时12翻1的功能和分、秒60进1 的功能。设计电路结构简单、较易控制。并且用到的芯片种类较少。 2.3.1 方案二的系统方框图 方案二的系统方框图和方案一的系统方框图相同，如图2-2-1所示。 2.3.2 方案二的分、秒60进制计数器 74LS192为十进制计数器，TCU为进位端，其中一个74LS192和与门构成六进制计数。当秒十位的74LS192计数至6（0110）时，与门发出清零信号使74LS192清零。同时另一个74LS192也完成清零，这样就完成了60进制计数。秒和分 的计数器结构完全相同。当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。 秒60进