基于VHDL的四路抢答器.doc

课程设计 班 级： 姓 名： 学 号： 指导教师： 成 绩： 数字式竞赛抢答器 设计要求: 设计一个可容纳四组参赛者同时抢答的数字抢答器，可判断第一抢答者并报警指示抢答成功，其他组抢答均无效。若提前抢答则对相应抢答组发出警报。给出系统总体组成框图，设计思路，完成以上模块的VHDL实现及功能仿真，顶层文件及整体仿真。 系统组成框图 设计思路 抢答队伍共分为四组A,B,C,D。当主持人按下CLR键后，抢答器状态清零，四组队伍才可以按抢答键抢答，如果主持人未按下CLR键即未宣布抢答开始时,有人抢答会发出报警。抢答信号A,B,C,D输入电路中后，将组别号 输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到 示端。 VHDL程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDQ IS PORT(CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1,B1,C1,D1,alarm: OUT STD_LOGIC; STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDQ; ARCHITECTURE ART OF QDQ IS CONSTANT S1: STD_LOGIC_VECTOR:=0001; CONSTANT S2: STD_LOGIC_VECTOR:=0010; CONSTANT S3: STD_LOGIC_VECTOR:=0100; CONSTANT S4: STD_LOGIC_VECTOR:=1000; BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN IF CLR=1 THEN STATES=0000; A1=0; B1=0; C1=0; D1=0;alarm=0; if (A=1 or B=1 or C=1 or D=1) then alarm=1; end if; end if; if CLR=0 then if (A=1AND B=0AND C=0AND D=0) THEN A1=1; B1=0; C1=0; D1=0; STATES=S1; alarm=0; ELSIF (A=0AND B=1AND C=0AND D=0) THEN A1=0; B1=1; C1=0; D1=0; STATES=S2; alarm=0; ELSIF (A=0AND B=0AND C=1AND D=0) THEN A1=0; B1=0; C1=1; D1=0; STATES=S3; alarm=0; ELSIF (A=0AND B=0AND C=0AND D=1) THEN A1=0; B1=0; C1=0; D1=1; STATES=S4; alarm=0; END IF; end if; END PROCESS; END ARCHITECTURE ART; 仿真波形 心得体会 经过一周努力，我成功地设计出了四路电子抢答器。在设计过程中我遇到了很多困难，但通过从网上，书本上查阅资料与自己的学习,我最终完成了设计任务。 在设计过程中,首先遇到到了编程的错误,写完程序之后不能通过编译,有许多语法错误。编译之后又无法仿真,查阅资料后发现时因为没有输入网表文件,仿真出波形又发现波形不正确,达不到理想的功能,又返回去改程序…. 在反复修改与翻书的过程中，我理解了很多以前不理解的知识，对II的使用有了更深层次的感性和理性认识；培养和锻炼我的实际动手能力。 4 B C D 抢答输入 电子与信息工程学院 课程设计报告 EDA技术与 VHDL语言 A FPGA/CPLD 主持人控按钮 CLR 犯规警报 Alarm A1 B1 C1 D1