FPGA实现数电实验总的实验报告.doc

目 录 实验一 4位全加器实验 4 一、实验原理 4 二、实验目的 5 三、实验内容 5 四、实验准备 5 五、实验步骤 5 六、总结 13 实验二 触发器实验 13 一、实验原理 13 二、实验目的 16 三、实验内容 16 四、实验准备 16 五、实验步骤 17 六、总结 26 实验三 8位计数器试验 26 一、实验原理 26 二、实验目的 27 三、实验内容 27 四、实验准备 27 五、实验步骤 27 六、总结 32 实验四 8位乘法器实验 32 一、实验原理 32 二、实验目的 32 三、实验内容 32 四、实验准备 32 五、实验步骤 33 六、总结 37 实验五 锁存器实验 38 一、实验原理 38 二、实验目的 40 三、实验内容 40 四、试验准备 40 五、(RS锁存器)试验步骤 40 六、(D锁存器)试验步骤 43 七、总结 47 实验六 七段数码管显示译码器 47 一、实验原理 47 二、实验目的 48 三、实验内容 49 四、实验准备 49 五、实验步骤 49 六、实验分析 55 七、总结 55 实验七 七人投票表决器 55 一、实验原理 56 二、实验目的 56 三、实验内容 56 四、实验准备 56 五、实验步骤 57 六、实验总结 61 实验总结 61 实验一 4位全加器实验 实验原理 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。全加器的真值表如表1所示。 表1 全加器真值表 输入 输出 i Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 4位全加器可以采用四个位全加器级连成串行进位加法器，实现框图如图1所示，其中CSA为位全加器。因此它的延迟非常可观，高速运算肯定无法胜任。 图1位串行器实现框图 在图1中，A和B为加法器的输入位串，对于四位全加器则位宽为4位，D为加法器输出位串，和输入位串相同，C为进位输入( Ci ) 或输出 ( Co )。 实现代码为： module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 实验目的 ⒈熟悉 ISE9.1 开发环境，掌握工程的生成方法； ⒉了解 Verilog HDL语言在 FPGA 中的使用； ⒊了解4位全加器的Verilog HDL语言实现。 实验内容 ⒈用Verilog HDL语言设计4位全加器，进行功能仿真验证。 ⒉使用hipscope Pro 生成 /ICON 核，在线观测调试。实验准备 将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好；将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接；启动计算机，当计算机启动后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源； 实验步骤 ⒈创建工程及设计输入 ⑴ 在E：\project\目录下，新建名为count8的新工程器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”， 仿真器（Simulator）选“ISE Simulator(VHDL/Verilog)”⑵ 设计输入在源代码窗口中单击右键，在弹出的菜单中选择New Source”，在弹出的对话框中选择Verilog Moudle”，在右端的File name中输入源文件名adder4”，下面各步点ext”，然后在弹出的源代码编辑框内输入前面所示的源代码并保存即可。 功能仿真 在sources窗口sources for中选择Behavioral Simulation。 由Test Bench WaveForm添加激励源如所示 图2 波形激励编辑窗口 ⑶ 然后在processes窗口中击simulater behavioral model”即开始仿真，仿真结果如从图中可以验证由Verilog HDL语言设计的4位全加器的工作是正确的。 由于此全加器没有时钟输入，所以不必进行User Constraints。⒊用ChipScope进行在线调试 这里使用的是核生成法。 ⑴ 生成chipscope核 代码比较简单