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PLD CPLD FPGA
文章编号 2
:1008-0570(2008)01--0191-03
平台式 中可重构存储器模块的设计
FPGA
中国科学院半导体研究所段会福 于 芳 陈陵都 刘忠立
( )
摘要 可重构静态存储器 模块是场可编程门阵列 的重要组成部分 它必须尽量满足用户不同的需要 所以要有
: (SRAM) (FPGA) , ,
良好的可重构性能 本文设计了一款深亚微米工艺下的 的高速 低功耗双端口可重构 它可以重构成
。 , 。
16-kb SRAM
和 六种不同的工作模式 基于不同的配置选择 此 可以配置为双端口
16Kx1, 8Kx2, 4Kx4, 512x322Kx8, 1Kx16 。 , SRAM
单端口 , , 大的查找表或移位寄存器 本文完整介绍了该 的设计方法 重点介绍了一种新颖的
SRAM, SRAMROMFIFO, , SRAM ,
存储单元电路结构 三端口存储单元 以及用于实现可重构功能的电路的设计方法
: , 。
关键词 静态存储器 可重构 三端口存储单元 列选择器 灵敏放大器
: ; ; ; ;
中图分类号:TN492 文献标识码:A
Abstract: ’
技
术
创
新
程通过第三个端口确定 也即下面讲到的存储单元的 端口
1引言 , C 。
在配置过程 该配置端口支持读写操作
, 。
对于需要大的片上存储器的各种不同的应用, 需要
FPGA 一种全新的存储单元的设计方法以及实现各种配置的电路
提供可重构且可串联的存储器阵列 通过不同的配置选择 嵌
。 , 设计方法将会重点介绍 最后
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