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FPGA设计 典型的FPGA设计流程 设计输入 前仿真（功能仿真） 综合(优化、综合、映射) 布局布线 后仿真（时序仿真） 生成下载文件，进行板级调试 FPGA设计的基本原则 系统原则 硬件原则 同步设计原则 面积和速度的平衡和互换 系统原则 原则： 　　FPGA设计要求对设计的全局有个宏观的上的合理安排。比如时钟域、模块复用、约束、面积和速度等问题。 FPGA/CPLD的资源情况： 　　一般是由底层可编程硬件单元、BLOCK RAM资源、布线资源、可配置的IO单元、时钟资源等组成。　　　　 　　　　　　　　　　　　　　　返回　　　　 可编程的硬件单元 底层的可编程硬件单元＝ＦＦ＋ＬＵＴ 　FF　－－触发器 　LUT　－－查找表 　　　　　　　　　　　　　　　　 　　　　　　　　　　　　　　　　　　返回 时钟资源 锁相环(Phase-Locked Loop,PLL) 延迟锁定环(Delay-Locked Loop,DLL) 返回 硬件原则 1.评判一段HDL代码的优劣标准： 　　其描述并实现的硬件电路的性能（包括面　　积和速度两个方面）。 2.举例：比较Verilog和Ｃ语言的区别 C: For(I=0;I16;I++) { function(); } Verilog: reg [3:0]counter; always @(negedge rst_n or negedge clk) always @(negedge clk) begin begin if(!rst_n) case(counter) counter=4’b0; 4’b0000: else 4’b0001: counter = counter+1; …… end endcase end　　　　　 同步设计原则 异步电路特点： １．电路的核心逻辑用组合逻辑电路实现。比　　如异步的FIFO/RAM读写信号，地址译码　　等电路； ２．电路的主要信号，输出信号等并不依赖于　　任何一个时钟信号。不是由时钟信号驱动　　FF产生； ３．异步时序电路的最大缺点是容易产生毛刺。　 面积与速度的平衡和互换原则 概念： 面积：指一个设计消耗的FPGA/CPLD的逻辑　　　资源的数量 速度：指设计在芯片上稳定运行，所能够达到　　　的最高频率 面积与速度的平衡： 　　　对面积和速度的要求，和产品的质量和　成本有直接关系。 面积与速度的互换： 其它 阻塞赋值与非阻塞赋值的区别和用法 module non_block (a,c,clk); 非阻塞赋值 input a; input clk; output c; reg b,c; always @(negedge clk) begin b=a; c=b;　 end　 endmodule 两种赋值方式的使用 规则： １．在always块中，组合逻辑设计使用阻塞赋　　值“＝”。 ２．在always块中，时序逻辑设计使用非阻塞　　赋值“《＝”。 ３．在always块中，当即存在组合逻辑，有存　　在时序逻辑时，使用非阻塞赋值“《＝” 。 谢谢大家！ * * １FPGA设计流程 ２设计举例 ３FPGA设计基本原则 内容 ４其它 C: Verilog: if() … 1) if() … else… else … 2)swithch(variable) 2) case (var