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摘要
摘要
数字信号处理和通信技术的飞速发展，对模数转换接口AD／DA提出了更高的
要求。近年来，ADC的发展趋势呈现高速化、高精度化，而其中时钟模块是保证
其性能的一个关键，因此高速的片内时钟设计变得越来越重要。
本文在介绍和分析国内外锁相环研究动态和锁相环基本理论基础上，提出了
一种适用于高速ADC的新的时钟设计方案——高速自校准CMOS片内时钟设计。
将时钟输出反馈回占空比稳定电路的输入端，参与时钟占空比的调节；将时钟发
生器的输入信号，作为其内部产生时钟输出的控制信号，并采用边沿触发控制方
式。完成了高速自校准CMOS片内时钟各模块的电路设计及分析。
使用Cadence
Spectre仿真平台，基于SMIC
计的电路进行整体仿真。对于100MHz的输入信号，时钟占空比调节范围可达
信号的峰峰值抖动小于13．5ps，性能达到设计要求。
关键词：自校准边沿触发占空比稳定锁相环高速ADC
Abstract
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higherspeedhigherprecision,and definitelykey
thewhole ismoreandmore forthe of
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high
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dynamicphase-lockedloops anlysis
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