基于FPGA抢答器毕业设计答辩.ppt

刘延霄 基于FPGA抢答器设计 毕业设计论文 目 录 设计的背景 设计的功能 设计的原理 设计的流程 设计的结果 致 谢 抢答环节经常出现在竞赛、文体娱乐等活动当中，能够准确、公正、直观地根据抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者。一般竞赛抢答器除了第一抢答信号的鉴别和锁存功能，还有对提前抢答进行警报，计算各组参赛者的比赛得分。为了保证各种智力竞赛、比赛的准确性和公正性，所以对电子抢答器的研究就有其重要的意义。 1、能达到倒计时和计分功能。2、容纳四组参赛者同时抢答。3、设置抢答使能信号。4、若提前抢答，则对相应的参赛者发出警报。5、主持人确认结果，给出倒计时信号，时间为30秒。计数至0时停止，扬声器发出超时警报，中止回答。6、系统具有清零功能。7、电子抢答器电路有计分功能。 电子抢答器的输入信号包括复位信号CLR、抢答器使能信号EN、四组参赛者的抢答按钮A/B/C/D、倒计时中止按钮RST以及加分信号ADD；输出信号包括四组参赛者抢答状态的显示LEDA、LEDB、LEDC、LEDD及其对应得分、抢答器抢答成功的组别显示等。 4.1系统流程图 4.2模块介绍 4.2.1第一判断电路模块： 具有第一抢答信号的鉴别和锁存功能，在抢答开始后，当任意一路抢答器按下后，信号输入并进行锁存，这是其它抢答按键在按下也不起作用。此模块有A、B、C、D四路抢答输入信号；复位信号CLR；抢答使能信号EN。 4.2.2倒计时电路模块： 倒计时电路在抢答成功后，由主持人给出倒计时开始信号RST，RST输入信号为高电平有效。抢答成功的选手进入答题阶段，计时显示器从初始值30开始以秒为单位倒计时，计数至0时停止计数，扬声器鸣叫。 4.2.3计分电路模块： 参赛者抢答成功后，根据比赛情况比较分数调整，该模块输入信号为加分选择信号ADD和组别选择信号CHOS[3...0]，其中，加分选择信号ADD高电平有效，有效时对组别选择信号CHOS[3...0]即第一判断电路模块的输出信号Q[3...0]。输出信号分别对应四组参赛者的得分，以百分制表示。每组分数在比赛开始时预设100分，每答对一题（即加分选择信号对相应参赛组有效）加10分，答错不扣分。 4.2.4显示电路模块： 显示电路的实质其实就是一个简单的LED共阴极显示模块的译码器。7段数码管LED常用的一般8字型为a b c d e f g p,其中P为小数点，共阴LED低电平有效。 4.2.5位选选择电路模块： 位选选择电路实质其实就是把输入的15个DIN[3...0]四位二进制数信号经过位选选择器输出shift[14...0]七段数码管位选信号和对应的bus[3...0]四位二进制数信号。输出的四位二进制数信号再经7段LED显示模块译码显示为十进制数字的0~9。 4.3系统原理图 原理图仿真 刘延霄