C6000的片上外设.pptVIP

C6000的片上外设 C6713片上集成有丰富的外设： 2个McBSP 2个McASP 2个IIC总线 1个16位HPI接口 2个32位通用定时器Timer0和Timer1 1个通用I/O模块 GPIO CODEC(立体声) 片上外设复用外部引脚 片上外设复用外部引脚 多通道缓冲串口(McBSP)概述 McBSP: Multi-channel Buffered Serial Port；一种多功能的同步串行通信接口，具有很强的可编程能力，可以配置为多种同步串口标准，直接与各种器件高速接口 McBSP的特点 (1) 全双工串行通信 (2) 双缓冲数据寄存器，允许连续的数据流 (3) 独立的收发帧同步和时钟信号 (4) 可以与工业标准的Codec(编/解码器)、AICs(模拟接口芯片)、串行A/D、D/A接口 (5) 直接与T1/E1帧、ST-BUS兼容芯片、IOM-2兼容芯片、AC97兼容芯片、IIS兼容芯片、SPI芯片接口 (6) 最多可实现128个通道的发送和接收 多通道缓冲串口(McBSP)概述 (7) 支持8/12/16/20/24/32bit的数据宽度 (8) 内置u-律和A-律压控硬件 (9) 对8bit 数据的传输，可选择LSB或MSB方式 (10)可设置帧同步信号和数据时钟信号的极性 (11)内部传输时钟和帧同步信号可编程程度高 McBSP的信号接口 McBSP的数据通道 数据通道完成数据的发送和接收。 CPU或 DMA控制器向DXR写入待发送的数据，从DRR读取接收到的数据 写入DXR的数据通过XSR移位输出至DX管脚。 DR管脚上接收到的数据先移位进入RSR，然后被复制到RBR中，RBR再将数据复制到DRR中，最后等候CPU或 DMA控制器将数据读走 McBSP的控制通道 控制通道完成的任务包括内部时钟产生、帧同步信号产生、对这些信号的控制以及多通道的选择等 控制通道还负责产生中断信号送往CPU，产生同步事件通知DMA控制器等 串口控制寄存器(SPCR)的各个控制位 接收控制寄存器(RCR)和发送控制寄存器(XCR)的各个控制位 采样率发生器寄存器(SRGR) 的各个控制位 管脚控制寄存器(PCR) 的各个控制位 帧同步信号和时钟的配置 CLKR/CLKX：接收/发送串行数据流的同步时钟； 帧同步信号FSR和FSX：定义一批数据(一个数据单元/帧)传输的开始 可以设置的参数： (1)FSR, FSX, CLKX, CLKR的极性；(2)选择单相帧或二相帧；(3)定义每相中数据单元的个数；(4)定义每相中1个数据单元的位数；(5)帧同步信号是否触发开始新的串行数据流；(6)帧同步信号与第1个数据位之间的延迟，可以是0/1/2bit延迟。(7)接收数据的左右调整，进行符号扩展或是填充0 (1)FSR, FSX, CLKX, CLKR的极性设置 管脚控制寄存器(PCR)的FS(R/X)M位设置帧同步脉冲由内部采样率发生器输出或是由外部输入； CLK(R/X)M位设置收发时钟信号是由内部采样率发生器输出或是由外部输入。 FSRM=FSXM=0， 帧同步信号FSR和FSX由外部输入。McBSP在内部时钟的CLKR_int和CLKX_int的下降沿处检测这些信号。到达DR引脚的接收数据也在CLKR_int的下降沿处被采样。内部时钟信号或由来自CLK(R/X)引脚的外部源驱动，或由McBSP的采样率发生器时钟(CLKG)驱动 FSRM=FSXM=1， 帧同步信号FSR和FSX由采样率发生器输出。它们在内部时钟的CLKR_int和CLKX_int的上升沿处产生(变为有效状态)。 在CLKX_int的上升沿处DX引脚上的数据输出 FSR, FSX, CLKX, CLKR的极性由PCR寄存器的FS(R/X)P、 CLK(R/X)P位配置 所有串口的内部帧同步信号是高电平有效的。 串口被配置为外部帧同步(FSR/FSX为McBSP的输入)，并且FSRP=FSXP=0，外部有效(低电平)的帧同步信号在被送到接收信号(FSR_int)和发送信号(FSX_int)之前反相 如果内部同步被选择(FSR/FSX为输出并且GSYNC=0)，则FSRP=FSXP=1时，内部有效(高电平)的同步信号在被送到FS(R/X)引脚之前被反相。 发送端： CLKXP设置用于移位和输出发送数据的信号边沿。数据总是在CLKX_int上升沿被发送 (1)CLKXP=1，外部时钟被选择(CLKXM=0和CLKX为输入)：CLKX上的外部下降沿触发输入时钟在送到发送器之前被反相为一个上升边沿触发时钟。 (2)CLKXP=1，内部时钟被选择(CLKXM=1和CLKX为输出)：内部时钟(上升边沿触发)CLKX上在被送到CLKX引脚之前被反相。 接收端： CLKRP