LED数字频率计数器设计方案.doc

第1章 绪论 CPLD是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念，使电子设计的技术操作和系统构成在整体上发生了质的飞跃。 采用CPLD可编程器件，可利用计算机软件的方式对目标进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变元器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的CPLD和高效的设计软件，用户不仅可通过直接对芯片结构的设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，减少了使用这种基于可编程芯片的数量，缩小了系统的体积，提高了系统的可靠性。EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对以硬件语言VHDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的MAX+PLUSII）。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点中完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。 VHDL语言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（Library-based）的设计的特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件上去，从而实现可编程的专用集成电路（ASIC）的设计。 基于EDA技术的设计方法为自顶向下设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认，然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片中（如CPLD芯片），使该芯片能够实现设计要求的功能，使电路系统体积大大减少，可靠性得到提高。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD）的广泛应用，以EDA工具为开发平台，运用VHDL语言，将使系统大大简化。提高整体的性能和可靠性。 本文用VHDL在CPLD器件上实现一种数字频率计测频系统，能够用十进制数码管显示被测信号的频率，不仅能测量频率，还可以测量其他多种物理量，具有体积小、可靠性高、功耗低的特点。 第2章 方案论证与选择 2.1. 方案一：基于标准逻辑器件的频率计设计 基于标准逻辑器件传统数字系统的设计主要是基于标准逻辑器件，如TTL系列、CMOS系列、采用自底向上的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验，所设计的数字系统虽然不乏有构思巧妙者，但往往需要用很多的标准器件。其缺点是：系统布线复杂，体积、功耗大，可靠性差，交流和修改不方便，设计周期长。所以传统的数字频率计可以通过普通的硬件电路组合来实现，其开发过程、调试过程十分繁锁，而且由于电子器件之间的互相干扰，影响频率计的精度，也由于其体积较大，已不适应电子设计的发展要求。 2.2. 方案二： 基于可编程逻辑器件的频率计设计 CPLD/FPGA是一种具有高集成度、良好的工作可靠性和稳定性的可编程数字逻辑芯片，因此受到了世界范围内电子工程设计人员的广泛关注和普遍欢迎。CPLD/FPGA由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确，可用于各种数字逻辑系统的设计。CPLD/FPGA有易于灵活运用、高速、