主从JK触发器设计同步计数器.docVIP

文档编号：WX_HW_0003 文档分类：硬件技术文档 （ A 硬件设计技术文档 主从JK触发器设计同步计数器方案 Version 1.1 版本信息 版本 日期 描述 作者 V1.1 2011-10-31 用主从JK触发器设计同步计数器 王肖 张紫阳 目录 目录 3 1.概述 4 2.总体描述 4 2.1.功能描述 4 2.2.顶层框图 4 2.3.引脚描述 4 2.4.接口时序 5 3.模块划分 6 3.1 概述（叙述一下划分的几个大的模块） 6 3.2模块A 6 3.2.1功能定义 6 3.2.2信号描述 6 3.2.3时序描述（包含必要的时序图以及文字说明） 6 3.2.3 祥细设计 7 3.3模块B 8 3.4模块C 8 …… 8 4.模块分述（设计比较复杂的时候，根据需要对模块进行细化说明，需要加上模块分述这一部分。） 8 4.1模块A 9 4.1.1.模块A_1（这部分的内容与模块化分中模块的说明相同） 9 4.2.2模块A_2 9 4.2模块B 9 4.3模块C 9 5.验证方案 9 6.测试方案 9 7.设计开发环境 9 8.设计开发计划 9 1.概述 本设计采用主从JK触发器设计同步计数器。 2.总体描述 主从JK触发器由一个钟控D_FF和一个钟控T_FF组成，利用主从JK触发器实现一个同步计数器。 2.1.功能描述 本设计清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。 2.顶层框图 图2.1计数器顶层框图 2.3.引脚描述 表2.1 顶层接口信号描述 名称 输入/输出 功能描述 clk 输入 50MHz的晶振时钟信号，50％的占空比. clear 输入 低电平有效的清零信号，输入数据在时钟信号clock的上升沿被锁存。 Q 输出 触发器在clock的下降沿输出，当count_enable信号为高电平开始计数。 2.4.接口时序 清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为高电平时计数器计数，Q自动加1。具体时序关系如图2.1所示 图2.2计数器接口时序图 3.模块划分 本设计分为三个模块。 A:顶层模块 B:D_FF模块 .C:T_FF 模块 3.1 概述（叙述一下划分的几个大的模块） 3.2模块A module counter(Q , clock, clear); // I/O ports output [3:0] Q; input clock, clear; // Instantiate the T flipflops T_ff tff0(Q[0], clock, clear); T_ff tff1(Q[1], Q[0], clear); T_ff tff2(Q[2], Q[1], clear); T_ff tff3(Q[3], Q[2], clear); endmodule 3.2.1功能定义 本模块采用主从JK触发器设计一个同步计数器。 3.2.2信号描述 名称 输入/输出 功能描述 clk 输入 50MHz的晶振时钟信号，50％的占空比. clear 输入 低电平有效的清零信号，输入数据在时钟信号clock的上升沿被锁存。 d 输入 指示进行数据载入，高有效。时钟上升沿采样。 qbar 输出 执行载入操作时，载入的数据。时钟上升沿采样。 q 输出 Q 输出 触发器在clock的下降沿输出，当count_enable信号为高电平开始计数。 表3.1 模块A信号描述 3.2.3时序描述（包含必要的时序图以及文字说明） 图3.1 计数器的序图 3.2.3 祥细设计 3.1 计数器详细结构 .3.3模块B module edge_dff(q, qbar, d, clk, clear); // Inputs and outputs output q,qbar; input d, clk, clear; // Internal variables wire s, sbar, r, rbar,cbar; // Data flow statements //Create a complement of signal clear assign cbar = ~clear; // Input latches assign sbar = ~(rbar s), s = ~(sbar cba