VHDL多位地址低态动作译码器高速分频器设计.docVIP

基础题 一、题目名称：多位地址低态动作译码器 二、对选题的理解（题目要求概述） 多位地址低态动作译码器（输入：s1 s2 s3三位地址码，输出：t[4] t[3] t[2] t[1] t[0] 五根地址选择线），其真值表下图。 s1 s2 s3 t[4] t[3] t[2] t[1] t[0] 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 三、系统分析 1、系统原理框图 2、流程图 3、设计要点 设计要点中首先要定义实体名，如cai，输入数据s1，s2，s3，输出数据t[4] t[3] t[2] t[1] t[0] ，再者要注意s1，s2，s3要一起赋值给s。然而题目所给的提示使得编程变得简单。只要使结果与之对应即可。 4、难点和特色点 题目中所给出的表格已经解决了这个题目的基本难点。 四、逻辑仿真图及功能分析 如果输入是：011 根据所给的表格 可以得到结果是：11101 五、时序仿真及分析 时序仿真结果相对于功能仿真有一定的时延。 六、调试过程与问题 调试过程不难，但是也出现一些问题，首先程序运行时是无误的，程序也没有出现语句上的错误，但是输出结果是与提纲所给的表格不一致。最后我查看资料书才知道，是自己写的t值不正确。并且在调试的过程中，不了解quartus这款软件，使得我调试经常出现错误。 八、附录（VHDL源程序） Libraryieee; use ieee.std_logic_1164.all; entity cai is port (t:out std_logic_vector(4 downto 0); s1,s2,s3 :in std_logic); end entity cai; architecture one of cai is signal s: std_logic_vector(2 downto 0); begin s=s1s2s3 ; process (s) begin case s is when 000 = t =11110; when 001 = t =11110; when 010 = t =11101; when 011 = t =11101; when 100 = t =11011; when 101 = t =10111; when 110 = t =01111; when 111 = t =01111; when others =null ; end case ; end process ; end architecture one ; 综合题 一、题目名称：高速分频器设计 二、对选题的理解（题目要求概述） 题目所要求的是：有一个10MHz的时钟源，为得到4Hz，3Hz，2Hz和1Hz的信号，请设计一种分频器。 原理：在原本一秒钟里输出10MHz的时间里输出4Hz, 3Hz，2Hz和1Hz。 主要思想：用计数器来将时钟源分频。 三、系统分析 1、系统原理图 2、流程图 3、设计要点 首先应设置一个clk，作为一个比较的频率，用它来和分频后波形进行比较，便于观察variable temp:std_logic_vector (5 downto 0)。由于10MHz太大难以看得清楚，故采用100Hz的信号源来进行实验。 3、设计难点 if temp=110001 then temp:=000000; ck=not ck;该句意思就是计数到了要跳变的地方就跳变，然后置零。设置temp:=000000的目的是为了重新计数。ck=not ck;即跳变的命令。 四、时序仿真及分析 1Hz 2Hz 3Hz 4Hz 六、调试过程与问题 本题相对于基础题，有一定的难度。起初运行不出正确结果的主要问题在于分频器内部的设计。分为1Hz时，100/2-1=49，49转化为二进制为110001，所以应定义一个6位的缓冲变量，即va