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EDA 技术实用教程 第 8 章 状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.1 一般有限状态机设计 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.2 Moore型有限状态机设 8.3 Mealy型有限状态机设计 8.3 Mealy型有限状态机设计 8.3 Mealy型有限状态机设计 8.3 Mealy型有限状态机设计 8.4 状态编码 8.4 状态编码 8.4 状态编码 8.4 状态编码 8.4 状态编码 8.5 非法状态处理 8.5 非法状态处理 8.5 非法状态处理 习 题 习 题 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 KX康芯科技 8-5. 通用异步收发器设计 图8-19 基本UART帧时序 KX康芯科技 8-5. 通用异步收发器设计 图8-20 UART接收状态机 KX康芯科技 8-5. 通用异步收发器设计 图8-21 UART发送状态机 KX康芯科技 【例8-7】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD0809 IS ... PORT (D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK ,EOC : IN STD_LOGIC; ALE, START, OE, ADDA : OUT STD_LOGIC; c_state : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END AD0809; ARCHITECTURE behav OF AD0809 IS SIGNAL current_state, next_state: STD_LOGIC_VECTOR(4 DOWNTO 0 ); CONSTANT st0 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00000 ; CONSTANT st1 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 11000 ; CONSTANT st2 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00001 ; CONSTANT st3 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00100 ; CONSTANT st4 : STD_LOGIC_VECTOR(4 DOWNTO 0) := 00110 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; （接下页） KX康芯科技 BEGIN ADDA = 1; Q = REGL; START=current_state(4); ALE=current_state(3); OE=current_state(2); LOCK=current_state(1);c_state =current_state; COM: PROCESS(current_state,EOC) BEGIN --规定各状态转换方式 CASE current_state IS WHEN st0= next_state = st1; --0809初始化 WHEN st1= next_state = st2; --启