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第八章 可编程逻辑器件 PLD中用的逻辑图符号 8.2 现场可编程逻辑阵列（FPLA） 组合电路和时序电路结构的通用形式 组合电路和时序电路结构的通用形式 8.3 可编程阵列逻辑器件（PAL） 一、电路结构形式 可编程“与”阵列 + 固定“或”阵列 + 可编程输出电路 OLMC EPLD的结构特点 相当于 “与-或”阵列（PAL）+ OLMC 采用EPROM工艺 集成度提高 1. 基本结构 1)IOB 2. CLB 3) 互连资源 2. 编程数据的装载 8.8 在系统可编程通用数字开关（ispGDS） 8.9 PLD的编程 以上各种PLD均需离线进行编程操作，使用开发系统 一、开发系统 硬件：计算机+编程器 软件：开发环境（软件平台） VHDL, Verilog 真值表，方程式，电路逻辑图（Schematic） 状态转换图（ FSM） 二、步骤 抽象（系统设计采用Top-Down的设计方法） 选定PLD 选定开发系统 编写源程序（或输入文件） 调试，运行仿真，产生下载文件 下载 测试 isp器件的编程接口（Lattice） 使用ispPLD的优点： *不再需要专用编程器 *为硬件的软件化提供可能 *为实现硬件的远程构建提供可能 8.3.3 PAL的应用举例 【例8.3.1】 用PAL器件设计一个数值判别电路。要求判断4位二进制数DCBA的大小属于0~5、6~10、11~15三个区间的哪一个之内。 解： 设Y0=1 表示DCBA的数值在 0-5之间； 设Y1=1 表示DCBA的数值在 6-10之间； 设Y2=1 表示DCBA的数值在 11-15之间； 则可列真值表如下： 0 1 0 1 1 1 0 0 1 0 0 1 1 0 1 0 0 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 Y0 Y1 Y2 A B C D 输 出 输 入 0 0 1 1 1 1 1 0 0 1 0 1 1 1 0 0 1 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 0 0 0 1 Y0 Y1 Y2 A B C D 输 出 输 入 写出表达式： 卡诺图化简： 这是一组具有四输入变量，三输出端的组合逻辑函数。用PAL器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以上的乘积项。所以可选择PAL14H4。然后按表达式进行编程即可。图见8.3.10 Y0 Y1 Y2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 采用E2CMOS工艺和灵活的输出结构，有电擦除、可反复编程的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell）。因此，同一型号的GAL器件可满足多种不同的需要。 8.4 通用阵列逻辑（GAL） GAL和PAL在结构上的区别见下图：  逻辑图； 引脚图 GAL16V8逻辑图及引脚图 二 、GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图： 1个或门 1个异或门 1个D触发器 功能：将与阵列的乘积项进行逻辑或，然后送到异或门 A与极性控制信号XOR(n)异或。当XOR（n）=1时，异或门对A反；XOR（n）=0时，异或门输出为A。 存储异或门的输出信息。只要有一个OLMC设置成寄存器输出组态，则1号脚就是CP时钟信号。 4个多路开关 结构控制字 结构控制字 产生对多路开关的地址控制信号 乘积项选择器(2选1) 输出选择器(2选1) 三态选择器(4选1) 反馈选择器(4选1) 三 、输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态： 专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。 (1) 专用输入组