Veilog实践篇之CPLD.pptVIP

基于CPLD与FPGA 的数字IC设计方法 Designing with FPGA CPLDs 一套完整的设计数字集成电路的方法 1.立项：对要设计的数字集成电路进行市场调查，以明确它的应用前景；如果市场看好，则要为其制定详细的设计规范。 2.准备：为设计的项目选择合适的CPLD或FPGA以及相应的开发工具（软件），说到底就是选择合适的生产供应商。 3.设计：采用自上而下的设计方法把整个设计项目划分成若干个模块，然后对各个模块分别进行设计。 4.仿真：就是在设计的每一个阶段都要进行仿真，要对每一个设计子模块进行仿真。 5.检验：就是要对整个设计项目进行检验。 前言 复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）已经日益成为每一个系统设计中十分重要的部分。 历史回顾：可编程逻辑集成电路到专用集成电路ASIC 1.可编程逻辑阵列（PLA） 的输入和输出端均有反相器，以便获得取反的信号。 可用外部触发器构成状态机。PLA的与阵列和或阵列中的每一个连接点，都可以被编程连接或是不连接。这样就可以实现布尔函数。 人们开发出了简易的高级语言---ABEL，PALASM和CUPL，可以把布尔方程转换为数据文件。 例如：a=（b！c）｜（b！de） 简易高级语言的出现为可编程器件开辟了一个新领域。在这里，逻辑可以用具有可读性的程序来描述。这种程序较之1，0编出来的程序，是一种更高级的程序。 2.可编程阵列逻辑（PAL） 由于a+b=（a’b’）’，所以，只要使用与和非就能代替所有的或运算。这样减少了或阵列的需要。节省的面积可以用来制造其他的基本逻辑器件，像多路开关、异或门和锁存器。最重要的是：可以把时钟控制元件（典型的就是触发器）也做到PAL里。这样一来，这些器件就可以实现大量的逻辑函数，包括状态机所需要的时钟时序逻辑。 2.可编程阵列逻辑（PAL）（续） 见黑板上的PAL结构图： 有圆点的地方表示交叉点已被编程。用或门表示固定个数的变量相或。一个时钟输入端用于触发器的时钟输入。触发器的输出既可以向片外驱动，也可以反馈回与阵列，以便于实现一个状态机。 由于包含触发器，增大了PAL的复杂性和使用潜力，也产生了一种对新编程方法的需求。于是第一个HDL诞生了。简单的HDL包括ABEL，CUPL和PALASM。他们是Verilog和VHDL的先驱。 Verilog和VHDL是复杂的多的语言，被用于FPGA，CPLD和ASIC的设计。 2.掩膜门阵列ASIC（1） 一个专用集成电路，或者叫ASIC，他并不是可编程器件，但却是将技术开发引向CPLD和FPGA的重要先驱。一个工程师可以设计一片ASIC芯片，而不需要具有专门的半导体物理或半导体制造加工方面的知识。 2.掩膜门阵列ASIC（2） 用两种内部结构之一来实现ASIC：门阵列或标准单元。由于门阵列与CPLD和FPGA有关，所以现在仅讨论门阵列。 门阵列ASIC是由有规则的晶体管排列构造出的行列所组成的，围绕在芯片四周的小片就是I/O单元。这些单元包含了输入和输出缓冲器以及有限的晶体管。 2.掩膜门阵列ASIC（3） 阵列内核的内部，是基本的逻辑单元和门电路。其中每个单元均由一些少量的晶体管组成。这些晶体管未作链接。实际上，门阵列上所有的晶体管在初始时是根本不链接的。之所以这样，是因为晶体管的连接完全取决于所要实现的设计任务。首先将各底层的逻辑功能连接在一起。例如，6只晶体管可以接成一个D触发器。这6只晶体管在物理位置上彼此靠的很近。当所有底层的逻辑功能实现以后，就可以按照顺序将他们连在一起。布局设计软件将会继续这个过程，直至完成整个设计方案。 ASIC的厂商制造了许多未连接成型的管芯片。这些管芯片包含了若干门阵列电路，可为任何门阵列的用户所使用。一块集成电路由多层材料所组成。其中包括半导体材料、绝缘体和导体。一个未连接的管芯片是用上述加工制造的。当然，不包括最后的金属层，因为金属层的作用是将各门电路连接在一起。一旦完成设计，厂商只需对每个金属层进行照相掩膜，并将这最后的金属层加到管芯片上。于是就生产出了自己的芯片。 如果设计中发现一个小错误，那样修改这个错误，并重新生产出新的ASIC芯片就需要花费很长时间和昂贵的生产费用。 理想的情况是，硬件工程师需要的某种器件既具有ASIC优点（电路的高密度和高速度），同时具有一个可编程器件较短的转换功能时间。解决的