第05章 存储器接口技术.pptVIP

5 存储器接口 5.1 半导体存储器 5.2 存储器接口技术 作业 P159-8、9、10、13 * * 5.1 半导体存储器 5.2 存储器接口技术 5.3 主存储器接口 存储器系统：容量大、速度快、成本低 分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器) 中央处理器 快存 外存 主存 存储器的分级结构 内存 主机 速度快、容量小 速度慢、容量大 半导体存储器 按制造工艺分 双极型:速度快、集成度低、功耗大、成本高 MOS型:集成度高、功耗小、成本低 按存取方式分 随机存取存储器(RAM):易失性 只读存储器(ROM):非易失性 静态(SRAM):双稳电路;速度快 动态(DRAM):靠电容存储,刷新;集成度高、功耗和价格低 掩模ROM:用户不可写入 可编程PROM:用户可写入一次 用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除 电擦除、可编程E2PROM:可多次写入;电擦除 半导体存储器主要性能指标 存储容量:能存储二进制数数量,即存储元的个数;m?n,1K?4, 8KB 存取时间(读写周期):从启动一次存储器操作到完成该操作所经历的时间。 功耗:每个存储元消耗功率的大小；μw/位、mw/位。 可靠性:对电磁场及温度变化等抗干扰能力,无故障时间；数千小时。 存储芯片的组成 地址译码器 数据缓冲器 存储 矩阵 控制 逻辑 n位地址 2n-1 0 1 … … 0 1 m m位数据 … R/W CS 地址译码器:接收n位地址，产生2n个选择信号 控制逻辑电路:接收片选、读写信号，控制传送 数据缓冲器:数据中转 存储体:主体，由存储元按规律排列 字结构 位结构 存储器接口应考虑的问题 1）与CPU的时序配合 慢速存储器:产生“等待申请”,插入等待周期 8086系统总线周期 T1:发出地址 T2：发读写命令 T3:传送数据,前沿检测READY T4：结束操作 产生等待申请的条件:IO/M、RD/WR、地址译码 等待周期个数控制:READY=0的时间;触发器级数 2）CPU总线负载能力 小型系统:直接相连 较大系统:加缓冲器或驱动器 3）存储芯片的选用 芯片类型 Cache:双极型RAM或高速MOS静态RAM RAM 小容量(64KB内):SRAM ROM：EPROM、E2PROM MM 芯片型号 原则:满足容量要求情况下,尽量选用容量大、集成度高的 减轻负载、降低成本、 减小电路板面积 1 1 1 6264(8K?8) 4?1=4 4?1=4 4 6116(2K?8) 8?1=8 8?2=16 16 2114(1K?4) DB的负载 AB的负载 芯片数量 芯片型号 构成8KB 大容量:DRAM 1）片选控制的译码方法 优点:简单 缺点:地址重叠、地址空间不连续 A12=0,选中(1);A13=0,选中(2);A14=0,选中(3) 线选法:1根高位地址选中1个芯片 A12 (1) 4KB CS (2) 4KB CS (3) 4KB CS 1 1 1 A13 A14 A0～11 用4KB构成12KB 用于小容量 2.存储器地址译码方法(8位机为例) 全译码法:所有高位地址译出全部地址空间 A0～11 A12～15 地址连续 与单元一 一对应 (1) 4KB CS (2) 4KB CS (16) 4KB CS 4-16译码器 … Y0 Y1 Y15 … 部分译码法:高位地址中的部分参与译码 A0～11 A12～14 (1) 4KB CS (2) 4KB CS (16) 4KB CS 4-16译码器 … Y0 Y1 Y15 … A15 (不参与译码) 用4KB构成32KB 缺点:同线选法 混合译码法:部分译码与线选法结合 1 1 A14 A15 (1) 4KB CS (4) 4KB CS (6) 4KB CS A0～11 2-4译码器 A12～13 … Y0 Y3 … (5) 4KB CS 用4KB构成24KB 缺点:同线选法 实际中常用经改进后的部分译码法 设计步骤: 确定存储器的地址空间 画地址分配图或地址分配表 确定译码方法并画地址位图 选合适器件，画译码电路图 2）地址译码电路的设计 举例：用2KB的ROM和2KB的RAM构成4KB的ROM(0000H～0FFFH)和4KB的RAM(2000H～2FFFH)，CPU提供16位地址。 共用4片,2片ROM,2片RAM 2800H～2FFFH RAM 1KB 4 2000H～27FFH RAM 1KB 3 0800H～0FFFH ROM 2KB 2 0000H～07FFH ROM 2KB 1 地址范围 类型与容量 芯片编号 地址 分配表 地址位图 片1的A0