FoundationISE使用方法.doc

Foundation ISE使用方法 ISE是Xilinx公司推出FPGA集成开发环境。所有的评估系统需要ISE6.2以上版本、最好采用第三方的综合工具如Synplify pro7.7.1或LEONADO_2004AUP2以上版本，否则只能采用自带的XST工具了。仿真采用ModelSim SE 5.7以上版本。 1. ISE有两张盘，按照安装说明一步步就安装完成。安装完成后，在桌面或开始－程序－Xilinx6－Project Navigator之行ISE，出现开始界面如图1所示 图1：ISE开始界面 2． 第二步需要设置的第三方软件（软件已经安装的前提下，没有安装需要安装后在设置。在主菜单EDIT下的Preferences单击出现图2所示的。 图2 下一步在点击Integrated tools，出现图3所示界面 图3 在Model tech下的选择安装的Modelsim的路径并指定，如果其它第三方已经安装，也可以通过这种方式指定，如图4所示。 图4 这时候需要关掉ISE，在重新点击ISE，为了刚才设置的Modelsim有效。 3．建立工程 File－New Progect 图5 在Project Name下键入工程命，如Vga_CNT，按下一步，出现图6的界面，Value的下面的Device Family选择哪个系列产品、相应的器件、封装、速度等级（Xilinx中FPGA数越大，芯片速度越快，和altera要区别）。 图6 Synthesis tool选择综合的工具，如果没有安装第三方的工具，就用自带的XST了。按下一步，出现创造一个新源，不关心。按下一步，最后出现图7界面。 图7 4．建立文件，有两种一种是文件已经存在，选中图7中蓝色部分（XC3S400－4FQP208），点击鼠标右键，选择增加源文件。点击你要增加文件的地方如图8所示，按选中文件打开，出现图9的提示。 图8 图9 按OK即可（安装的新文件是设计文件选择上面，测试文件选择下面的选项）。出现图10所示界面 图10 如果想新创造一个文件，选中XC3s400-4PQ208,点鼠标邮件，选择New source出现图11的界面。选择所采用的语言VHDL(verilog)Module，右面File键入你要创建的文件如VGA。 图11 图12 图12可以定义输入输出，也可以不定义，直接按下一步。最后完成，出现图13 的界面。 图13 可以在图13的右图中键入你要完称的功能代码。最后得到如图14所示的界面。 图14 Modlesim仿真 ISE中Modlesim仿真输入激励有两种方式，对于语言比较熟悉的人，建议采用语言写激励（test Bentch），和生成新的modlue类似，只是增加新文件时候选择相应语言的test Bentch和Text Fixture。下一步，同时指定是那个文件的激励。Modlesim支持混合输入的仿真，VHDL Module可以采用Verilog Text Fixture或VHDL的test Bentch；Verilog Module同样也支持两种输入。 对于初学者，有的喜欢采用波形输入，选中要需要去生长激励的Module，按鼠标邮件，选择增加新文件，同时选中Test Bentch Waveform。右边空缺处输入要生成的Test Bentch文件名，如图15所示。 图15 按下一步，选择需要生成的源Module，按完成出现图16窗口。 图16 时钟的建立保持时间都可以改变，按OK键后。出现图17的波形。 图17 用鼠标改变的输入高低电平，以及双击总线，根据对话框，输入总线数据。最后把输入的激励完成后，按保存文件，就把输入的波形保存了。在source in project对话框中选择刚才生成的test bentch 文件，在processes for source对话框中，双击Simulate Behaviroal Model ，就开始行为仿真了，出现图18的波形 图18 约束文件的生成 约束文件（扩展名是.ucf）包括，引脚分配、时钟的速度、引脚的的电平（如LVDS等）等等。默认就是LVTTL。 只说明引脚分配，选择要分配引脚的顶层文件，按鼠标邮件，选择增加新文件。选择限制文件图标是U。右边输入文件名，原则和顶层文件同名即可。图19所示。 图19 按下一步，选择顶层源文件。按完成，就把限制文件加入到sources in Project内。类似仿真一样，在sources in Project点中这个限制文件（×.Ucf）在下面的对话框（processer for source….）双击Assign Package Pin。出现图20的对话框。 图20 在design object…下有输入输出信号，在Loc指定对应的FPGA引脚，最后分