Xilinx FPGA设计基础 VHDL版 含光盘 教学课件 作者 李云松 全书 第4章.ppt

第4章 Xilinx IP核 　4.1 Xilinx的IP介绍　　Xilinx FPGA设计中可用的IP核有两种，一种由Xilinx原厂设计，称为LogiCore；另一种由Xilinx的第三方合作伙伴设计，称为AllianceCore。在ISE的IP核生成工具中可以看到这些核。　　原厂设计的LogiCore有很多种，如用于数字信号处理的FIR滤波器、相关器，用于数学运算的累加器、全加器、乘法器、积分器和开方模块，用于存储数据的RAM、FIFO，还有PCI控制器等。大部分的LogiCore都是参数可配置的，这些核都经过了完整的测试，Xilinx公司提供了产品详细的使用说明和技术支持。 　　多数LogiCore都是免费的，设计者可以在Xilinx的软件中直接获取，但一些复杂的LogiCore在使用时需要经过授权。核在使用时与设计流程无关，既可以用于VHDL/Verilog语言的设计流程也可以用于原理图的设计，多数的EDA工具都支持LogiCore。　　第三方合作伙伴也有多种AllianceCore可供使用，如用于外设控制的DMA控制器、可编程中断控制器、通用串口控制器，用于通信和网络领域的ATM、RS编解码器，标准的接口控制器(PCMCIA控制器、USB控制器)等。多数的AllianceCore只能按照标准的输入/输出使用，不能进行参数配置，但这些固化的核都是针对于Xilinx的器件做过深度优化的，因此使用中不用担心其功能实现问题。 　　通常AllianceCore都以EDIF(Electronic Design Interchange Format)网表的方式提供，网表文件可以直接在工程中调用例化。但这些网表基本上都是要付费的，即使有一些AllianceCore在Xilinx的软件中直接看到，但在使用时也需要有授权文件的支持。多数AllianceCore都可以在VHDL/ Verilog的设计流程中使用，部分AllianceCore还可以在原理图设计流程中使用。 4.2 Xilinx IP配置工具及使用方法　　Xilinx的ISE集成环境中提供了一个可视化的用户界面软件Core Generator，帮助用户形象直观地配置所需的IP核，这个工具软件可以独立运行也可以在ISE中作为一个功能组件调用。　　这里以一个双端口RAM核的配置为例，介绍Core Generator的配置方法，配置的步骤如下：　　(1) 打开Xilinx ISE软件，在新建一个工程后，选择Project→New Source。　　(2) 在源文件类型选择窗口中，选择IP(CoreGen Architecture Wizard)，并在 File name 栏填入源文件名，例如MY_RAM，如图4.1所示，然后单击Next按钮。 图4.1 选择源文件类型 　　(3) 在弹出的IP核选择窗口中依次选择Memories Storage Elements→RAMs ROMs→Dual Port Block Memory v6.3，如图4.2所示，然后单击Next按钮。 图4.2 IP核选择窗口 　　(4) 验证IP选择信息后，单击Finish按钮进入双端口RAM核配置窗口，如图4.3所示。 图4.3 双端口RAM核配置窗口 　　(5) 如果设计者对IP核所完成的功能及实现参数不了解，可以单击核配置窗口下的Date Sheet…按钮查看IP核的数据手册，数据手册是PDF格式的文档，包括核的特性、功能描述、输入/输出端口、配置参数、工作模式、资源占用率等详细信息，如图4.4所示。Xilinx FPGA的双端口RAM有两套独立的输入/输出端口，对同一个存储实体做操作，在读/写时要注意，不要使两个端口有读/写冲突。 图4.4 数据手册 　　(6) 配置好双端口RAM核的参数后，单击窗口左下角的Generate按钮，就生成了一个满足用户要求的IP核。如果在创建源文件时默认地选择了将源文件添加到工程中，则这个核会在工程源文件区出现，如图4.5所示。对生成的IP核，可以执行Manage Cores重新配置核，执行Regenerate Core按照原先的参数重新生成一次核，也可以查看核的VHDL功能模型，如图4.5右侧所示。　　在HDL的设计流程中使用这个IP核，只需要将其作为一个元件，在文件中声明并例化即可，如图4.6所示。IP核在生成时，同时已经生成核对应的元件符号，在原理图的设计流程中，只需要直接使用原件符号即可。 图4.5 在工程中查看IP核 图4.6 IP核的例化 　　带IP核的原理图设计流程和HDL设计流程相似，分别见图4.7和图4.8。 图4.7 带IP核的原理图设计流程 图4.8 带IP核的HDL设计流程 　　用Core