Xilinx FPGA设计基础 VHDL版 含光盘 教学课件 作者 李云松 全书 第5章.ppt

第5章 FPGA的配置和电源设计 　 5.1 FPGA的配置5.1.1 FPGA的配置引脚　　FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。　　专用配置引脚只有在配置时起作用，包括配置模式引脚M2、M1、M0；配置时钟引脚CCLK；配置逻辑异步复位引脚PROG；启动控制引脚DONE以及边界扫描引脚TDI、TDO、TMS、TCK。　　非专用配置引脚在配置完成后则可以作为普通的I/O引脚使用，包括Din、D0～D7、CS、WRITE、BUSY、INIT。　　在不同的配置模式下，配置时钟引脚信号CCLK可由FPGA内部产生，也可以由外部控制电路提供。 5.1.2 FPGA的配置模式　　通常，FPGA有四种配置模式：从串模式(Slave-Serial)、主串模式(Master-Serial)、从并模式(Slave-Parallel/Select-Map)以及边界扫描模式(Boundary-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。表5.1为不同的配置模式所对应的M2、M1、M0，配置时钟的方向以及相应的数据位宽。 5.1.3 FPGA的配置流程　　FPGA的配置流程如图5.1所示。 图5.1 FPGA的配置流程图 　　1．初始化　　系统上电后，如果FPGA满足以下条件：内核电压Vccint大于1?V、辅助电压Vccaux大于2?V、(流程图中是Bank2)的I/O输出驱动电压Vcco_4大于1?V，FPGA便会自动进行初始化。初始化过程完成后，DONE信号将会变低。　　在系统上电的情况下，通过设置PROG引脚为低电平，可以对FPGA进行重新配置。 　　2．清空配置存储器　　初始化过程结束后，INIT信号会被置为低电平，同时开始清空配置存储器。清空配置存储器后，INIT信号将重新被置为高电平。用户可以通过将PROG或INIT信号(INIT为双向信号)置为低电平，达到延长清空配置存储器时间、确保存储器被清空的目的。　　3．加载配置数据　　清空配置存储器之后，FPGA对配置模式引脚M2、M1、M0进行采样，以确定使用何种方式来加载配置数据，然后完成配置数据的加载过程。 　　4．CRC校验　　　　FPGA在加载配置数据的同时，会根据一定的算法产生一个CRC值，这个值将会和配置文件中内置的CRC值进行比较，如果两者不一致，则说明加载发生错误，INIT引脚将会被置为低电平，加载过程被中断。此时若要进行重新配置，只需将PROG置为低电平即可。　　5．Start-Up(启动)　　Start-Up阶段是FPGA由配置状态过渡到用户状态的过程。在Start-Up完成后，FPGA便可实现用户编程的功能。　　在Start-Up阶段，FPGA会进行以下操作：　　● 将DONE信号置高电平，若DONE信号没有置高，则说明数据加载过程失败； 　　● ?在配置过程中，器件的所有I/O引脚均为三态，此时，全局三态信号GTS置低电平，这些I/O脚将会从三态切换到用户设置的状态；　　● ?全局复位信号GSR置低电平，所有触发器进入工作状态；　　● ?全局写允许信号GWE置低电平，所有内部RAM有效；　　● ?整个过程共用8个时钟周期C0～C7。　　在默认的情况下，这些操作都和配置时钟CCLK同步。在DONE信号置高之前，GTS、GSR、GWE都保持高电平。 5.1.4 FPGA的配置电路　　以Spartan3E/3A系列FPGA为例，给出5.1.2节所述的四种配置模式分别对应的配置电路图，如图5.2～图5.5所示。 图5.2 从串模式的配置电路图 图5.3 主串模式的配置电路图 图5.4 从并模式的配置电路图 图5.5 边界扫描模式的配置电路图 　5.2 FPGA的电源设计5.2.1 FPGA的电源指标　　1．电压容限　　1) 内核电压Vccint　　　　? ?1.0 V +/-5%(Virtex-5)；　　? ?1.2 V +/-5%(Virtex-4，Spartan-3/3E/3A/3AN)；　　? ?1.5 V +/-5%(Virtex-2，Virtex-2Pro)。　　2) 辅助电压Vccaux　　? ?2.5 V(Virtex-4/5，Spartan-3/3E)；　　? ?2.5 V或3.3 V(Virtex-2，Virtex-2Pro，Spartan-3A/ 3AN)；　　? ?为JTAG和时钟电路供电。 　　3) 接口I/O电压Vcco　　? ?1.2～3.3 V；　　? ?每个I/O Bank可独立选择不同大小的Vcco。　　4) 参考电压Vref　　? ?0.9～3.3 V；　　? ?仅用于某些I/O接口标准。