基于FPGA的高性能Viterbi译码器的设计.docVIP

论文原创性声明 本人郑重声明：此处所呈交的论文《基于FPGA的Viterbi译码器的设计》 是作者独立进行研究所取得的研究成果，除了文中特别加以标注的地方外，论文中不包含其他人已经发表或撰写过的研究成果。 作者签名：邱 磊 日期：2009年5月18日 基于FPGA的高性能Viterbi译码器的设计 邱 磊 (哈尔滨工业大学 深圳研究生院，深圳 518055) 摘 要：卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域。本文设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式，兼顾了速度和面积。在Altera公司的Quartus II 7.2平台上进行布局布线后，达到5Mbps的译码速率，可满足实际需求。 关键词：卷积码 Viterbi 串并结合 FPGA The Design of High Performance Viterbi Decoder Based On FPGA Qiu Lei (Harbin Institute of Technology Shenzhen Graduate School，Shenzhen 518055) Abstract: Convolutional code and its Viterbi decoding algorithm had been widely applied to various fields of communication and signal processing. This paper presents the decoding scheme of (2, 1, 7) convolutional code. In order to take both speed and size into account, the decoder combines parallel structure with serial structure. After the placing and routing in Alteras Quartus II 7.2 platform, the decoding rate could reach 5Mbps, which can meet the actual demand. Keywords: Convolutional code，Viterbi，Parallel structure with serial structure，FPGA 引言 随着现代通信技术的高速发展，对数据传输质量的要求也在不断提高。卷积编码充分利用了各组码字之间的相关性，具有信息位和码长都较小的优点，编码传输时延较小，可以串行或并行传输，并且容易实现最佳译码。1967年维特比(Viterbi)提出了卷积编码的一种概率译码算法——Viterbi算法，它是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器也较简单。 本文设计是针对卫星通信和其它通信系统中常用的(2,1,7)卷积码的Viterbi译码器在FPGA中的一种低成本实现方案。为了兼顾速度和面积，采用串并结合的译码方式，同时利用流水线结构来提高译码速度。 一、Viterbi译码器的结构设计 译码器主要由五部分组成：分支度量单元(Branch Metric Unit)、加比选单元(Add-Compare-Select Unit)、幸存路径管理单元(Survivor Management Unit)、判决输出单元(Decide-Output Unit)和控制单元(Control Unit)。其整体结构如图1所示： 图1 Viterbi译码器总体结构 各单元之间的相互关系如下：接收到的输入数据首先被送入各分支度量单元中计算出相应的分支路径距离；加比选单元将旧的状态路径度量与相应的新产生的分支路径距离相加，通过比较后选择到达同一状态的两个路径度量值中较小的分支来更新路径度量；溢出处理防止加比选单元中的路径度量累加值发生溢出；幸存路径管理单元将加比选单元生成的路径信息进行存储管理；判决输出单元根据加比选单元选择的路径度量，从中选择一个最小值，并输出该最小值对应的幸存路径。所有这些单元都在控制单元的协调下工作。 1、分支度量单元(BMU) 分支度量表征该分支接收到的码元与期望码元之间的差别。对于硬判决，这种差别指不同码元的个数。硬判决分支度量值可以表示为： ………………..(1) 其中，y为接收码字，c为本地卷积码输出码字。对于码率为1/2硬判决译码方式，编码器输出信号可能为00、01、10、11，其路径度量取值(汉明距离)只有0，1，2三种可能，因此需要用一个2bit的寄存器来存储分支度量值。 在本文中，采用了4个