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实验三 序列信号发生器与检测器设计.doc
实验三 序列信号发生器与检测器设计
一、实验目的
1．学习一般有限状态机的设计；
2．实现串行序列的设计。
二、设计要求
先设计0111010011011010序列信号发生器；
再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。
三、实验设备
PC机，Quartueⅱ软件，实验箱
四、实验原理
1、序列信号发生器
CNT 0000 0001 0010 0011 0100 0101 0110 0111 ZOUT 0 1 1 1 0 1 0 0 CNT 1000 1001 1010 1011 1100 1101 1110 1111 ZOUT 1 1 0 1 1 0 1 0
复位信号CLRN。当CLRN=0时，使CNT=0000，当CLRN=1时，不影响程序运行，每来一个CLK脉冲CNT加一。
2、序列信号检测器
状态转移图：
五、实验步骤(实验程序来源：豆丁文库)
1、信号发生器
建立工作库文件夹，输入设计项目VHDL代码，如下：
2）对其进行波形仿真，如下图：
波形分析：由ZOUT项可以得出ZOUT的输出值为0111010011011010，为理想输出值，即信号发生器的程序是对的。
3）将其转换成可调用元件如图：
2、信号检测器
1）建立工作库文件夹，输入设计项目VHDL代码，如下：
3）将其转换成可调用元件如图：
3.序列信号检测器顶层文件
1）调用序列信号发生器和序列信号检测器元件，建立工作库文件夹，输入设计项目原理图如下图：
2）对总体进行波形仿真，如下图：
波形分析：在15个时钟周期内ss有2个1，就代表出现了2个11010信号，实现了信号的检测，达到了预期的检测效果。
4．管脚邦定
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