基于FPGA的定时器计数器的设计与实现.docVIP

基于FPGA的定时器/计数器的设计与实现 摘 要 本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。 关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器 FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Alteras FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter目 录 引 言 1 1 计数器设计方式选择与论证 4 1.1 计数器实现方案论证 4 1.2 设计方式选择认证 4 1.2.1 自下而上的设计方法 4 1.2.2 自上而下的设计方法 4 1.2.3 混合的设计方法 5 2 计数器整体设计方案 6 3 计数器/定时器各种工作方式的设计 8 3.1 计数模块 8 3.1.1 位加计数器模块 8 3.1.2 位减计数器 9 3.2 顶层模块设计 11 4 总结 19 谢 辞 20 参考文献 21 引 言 课题研究意义[1] 近年来，随着FPGA规模越来越大、速度越来越快，并且成本也不断降低，在许多应用中FPGA已经开始取代ASIC，使FPGA的应用领域不断扩大。目前FPGA广泛应用于通信、信号处理、嵌入式处理器、图像处理和工业控制等领域。可编程逻辑器件从20世纪70年代发展至今，其结构、工艺、集成度、功能、速度、性能等方面都在不断的改进和提高；另外，电子设计自动化EDA技术的发展又为可编程逻辑器件的广泛应用提供了有力的工具自1985年问世以来，FPGA(现场可编程门阵列)从集成电路与系统家族一个不起眼的小角色逐渐成为电子设计领域的重要器件。它极大地提高了设计灵活性并缩短了产品上市时间，在通信、工业控制、航空领域中广泛应用。现代电气传动技术的发展得益于电力电子技术、自动控制技术和微电子技术的发展，现代全 控开关型电力电子器件制造技术的进步和PWM技术的产生使处于调速系统中的电机电流谐波减小、转矩脉动降低、电机运行效率和调速性能提高；而现代控制理论的发展为进一步改善 电机调速性能提供了有利条件，出现了标志现代交流调速理论的矢量控制和直接转矩控制，使感应电机的调速性能可以和直流电机媲美；然而，10多年的研究经验告诉我们，优越的调速性能是需要强有力的微电子技术(以往主要是高速CPU)发展来保障的，先进的控制算法加上高速的计算处理能力才能使交流调速系统性能得到满足。近年来发展起来