Altera器件高级特性与应用.pdf

Altera器件高级特性与应用 Altera器件高级特性与应用 解放军理工大学通信工程学院 徐光辉 ghxu@seu.edu.cn 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 1 主要内容 主要内容 时钟管理 片内存储器 DSP模块 高速差分接口 高速串行收发器 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 2 1 Part I: 时钟管理 Part I: 时钟管理 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 3 时钟偏斜(skew) 时钟偏斜(skew) 分配到系统中的时钟到达各个时钟末端 （器件 内部触发器的时钟输入端）的时钟相位不一致 的现象。 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 4 2 时钟抖动(jitter) 时钟抖动(jitter) 时钟边沿的输出位置和理想情况存在一定的误 差。 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 5 全局时钟网络(Global Clock Network) 全局时钟网络(Global Clock Network) 到达各个目的点的偏斜最小 高扇出的控制信号可以减小 大扇出数对路径延时的影 响，大大提高设计的性能， 而且能够节省逻辑资源，防 止综合与布线工具对逻辑的 复制。 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 6 3 Quartus II 中全局时钟的设置选项 Quartus II 中全局时钟的设置选项 高扇出时钟设置 到全局时钟 高扇出控制信号 设置到全局时钟 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 7 单个时钟不选择全局时钟网络 单个时钟不选择全局时钟网络 高扇出控制信号设置 到全局时钟 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 8 4 锁相环PLL的应用 锁相环PLL的应用 锁相环提供时钟合成，并管理片上时钟、外部系统时钟和 高速I/O接口。 PFD(鉴频鉴相器) 比较输入参考时钟和反馈时钟 LF(环路滤波器)和充电泵(CP)根据PFD 的输出信号为 VCO(压控振荡器)提供偏压 VCO 的偏压决定了PLL 的输出频率 信息产业部FPGA嵌入式系统设计高级研修班讲义徐光辉 P. 9 Stratix II锁相环示意图 Stratix II锁相环示意图