微机原理与接口技术(2-1).ppt

微机原理与接口技术 内容提要 8086CPU内部结构 8086CPU引脚及功能 8086CPU存储器组织 8086CPU系统配置 8086CPU时序 第二章 8086系统结构 由于制造工艺的原因，早期的微处理器结构受集成电路密度和引脚的限制，从而使16位微处理器基本结构具有如下特点： 第二章 8086系统结构 第二章 8086系统结构 Intel 8086CPU 的特点： §2-1 8086CPU结构 §2-2 8086CPU的引脚及其功能 §2-2 8086CPU的引脚及其功能 待 续 ！ 三态 输出 低电平有效 RD (Read) 读选通信号 允许CPU读存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。 在读总线周期的T2、T3、TW状态，RD为低电平。 在“保持响应”周期，被置成高阻状态。 8086 CPU VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 三态 输出 低电平有效 WR (Write) 写选通信号 允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。 在写总线周期的T2、T3、TW状态，WR为低电平。 在DMA方式，被置成高阻状态。 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 存储器或I/O端口控制信号 三态 输出 M／IO (Memory／Input and 0utput) M/IO信号为高电平，CPU正在访问存储器；M/IO信号为低电平，CPU正在访问I/O端口。 前一个总线周期的T4?本周期的T4状态，M/IO有效；在DMA方式时，M/IO为高阻状态。 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 AD16/ S3 AD17/ S4 AD18/ S5 AD19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1)